基于fpga的卡爾曼濾波器的設(shè)計與實現(xiàn)-在線瀏覽
2025-07-05 00:22本頁面
【正文】 乘除運算且 DSP處理器采用程序順序執(zhí)行的 CPU架構(gòu)， 在要求較高的場合 , 不能滿足系統(tǒng)高速、實時的需要。 基于 FPGA的卡爾曼濾波器的設(shè)計 FPGA的卡爾曼濾波器各功能模塊設(shè)計 （時鐘分頻模塊 AD控制模塊 卡爾曼濾波模塊） ?一般地，數(shù)字濾波器的 FPGA實現(xiàn)是用 VHDL或 Verilog HDL等 硬件描述語言 通過編寫底層代碼實現(xiàn)。利用 Altera 公司 FPGA 的 DSP 開發(fā)工具 DSP Builder 設(shè)計卡爾曼濾波器，比基于硬件描述語言的設(shè)計 周期更短，設(shè)計更容易 。系統(tǒng)編譯環(huán)境采用 QuartusⅡ ，頂層設(shè)計為圖形化方式，易實現(xiàn)模塊化。 設(shè)計思路 本實驗以基于現(xiàn)場可編程邏輯門陣列 FPGA器件和模數(shù)轉(zhuǎn)換器設(shè)計的數(shù)據(jù)采集系統(tǒng)為硬件平臺，進行算法設(shè)計?？柭鼮V波模塊采用 DSP Builder設(shè)計，轉(zhuǎn)換成硬件描述語言 VHDL 后，應(yīng)用軟件 Modelsim、 QuartusII 進行仿真并完成硬件驗證。 單元功能模塊設(shè)計 ＊分頻模塊 分頻模塊是將外部時鐘進行分頻設(shè)定，得到系統(tǒng)內(nèi)部 AD控制模塊和卡爾曼濾波模塊所需要的時鐘，并為 AD芯片提供時鐘信號基準(zhǔn)。這里給出 10分頻時序仿真圖，其中分頻模塊的外部時鐘輸入頻率為 50MHz，產(chǎn)生的時鐘頻率為 5MHz。 ADS8364是TI公司的一款高速、低功耗、 6路模擬輸入、 16位并行輸出的模數(shù)轉(zhuǎn)換器。 ADS8364的時鐘信號由外部提供，轉(zhuǎn)換時間為 20個時鐘周期，最高頻率為 5MHz，ADS8364的 6個通道可以同時進行采樣 /轉(zhuǎn)換。另外，在 REFin和 REFout引腳內(nèi)部還帶有 +電壓。 ADS8364與 FPGA的接口連接如圖。當(dāng)三個保持信號同時被選通時，其轉(zhuǎn)換結(jié)果將保存在六個寄存器中。在 ADS8364的 HOLDX 保持至少 20ns 的低電平時，轉(zhuǎn)換開始。當(dāng)轉(zhuǎn)換結(jié)果被存入輸出寄存器后，引腳 EOC 的輸出將保持半個時鐘周期的低電平。 圖 4 ADS8364 工作時序圖 結(jié)合 ADS8364 的工作時序，如下圖所示，在 FPGA 內(nèi)部設(shè)計 AD 采樣控制模塊，為 ADS8364采樣提供所需的驅(qū)動信號，并從 ADS8364 中讀取轉(zhuǎn)換輸出數(shù)據(jù)，同時為后續(xù)的電路提供相應(yīng)的控制信號。采用 VHDL語言編程實現(xiàn)狀態(tài)機后，生成圖元文件。 圖 6 AD 采樣控制模塊時序仿真波形 ADS8364的時鐘輸入由 50MHz系統(tǒng)時鐘 10分頻得到。編譯后進行時序仿真，仿真波形如下圖所示。它將 Matlab 和 Simulink系統(tǒng)級設(shè)計工具的算法開發(fā)、仿真和驗證功能與 QuartusII的基于 Verilog HDL 及 VHDL 語言的設(shè)計流程整合在一起，實現(xiàn)了這些工具的集成，為用戶提供了一個從軟件到硬件的完整
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