【文章內(nèi)容簡介】 6 圖表目錄 表 21 MPEG4 編解碼芯片開發(fā)系統(tǒng)性能指標 ......................................................... 15 表 22 XC2V3000FG6764參數(shù) .............................................................................. 18 表 23 XC2V500FG256參數(shù) ................................................................................... 23 表 31高性能視頻開發(fā)驗證平臺設(shè)計目標 ............................................................... 26 表 32 Xilinx Virtex4 LX 系列 FPGA指標 ............................................................... 31 表 33 19201080(4:2:2)30fps 圖像數(shù)據(jù)傳輸率計算 .................................................. 32 表 34平臺電源電壓指標 ........................................................................................ 34 表 35平臺供電電壓上升時間 ................................................................................. 35 表 36平臺功耗估計 ............................................................................................... 35 表 37平臺母板層疊結(jié)構(gòu)定義及各層厚度 ............................................................... 43 表 38平臺母板各層特性阻抗與線寬 ...................................................................... 43 表 39 平臺應(yīng)用軟件列表 ....................................................................................... 46 表 310視頻輸出接口應(yīng)用模塊輸出參數(shù) ................................................................. 49 表 311 SDRAM 接口應(yīng)用模塊總線接口 .................................................................. 50 表 312 SDRAM 接口應(yīng)用模塊命令碼表 .................................................................. 50 表 313 DDR控制信號和命令 ................................................................................. 53 表 314 DDR模式寄存器配置 ................................................................................. 54 表 315 FPGA接口連線 .......................................................................................... 56 表 41 AVS D1視頻解碼器性能指標 ........................................................................ 59 表 42 AVS D1解碼器使用平臺資源 ........................................................................ 61 表 43 AGU 控制器接口 .......................................................................................... 65 表 44 AGU 運算中相鄰塊與后向參考幀保存信息 .................................................... 66 表 45 AGU VLD 接口 ............................................................................................. 66 表 46 AGU RR接口 ............................................................................................... 66 表 47 AGU 模塊平臺綜合結(jié)果 ................................................................................ 71 表 48 MPEG4 開發(fā)系統(tǒng)、高性能平臺與 ........................... 71 圖 11視頻編解碼器 ASIC的設(shè)計流程 .................................................................... 10 圖 12混合結(jié)構(gòu) MPEG4編碼器結(jié)構(gòu) ....................................................................... 13 圖 21 MPEG4 編解碼芯片開發(fā)系統(tǒng)整體結(jié)構(gòu) ......................................................... 16 圖 22 MPEG4 編解碼芯片開發(fā)系統(tǒng)子母板結(jié)構(gòu) ..................................................... 16 圖 23 MPEG4 編解碼芯片開發(fā)系統(tǒng)母板結(jié)構(gòu) ......................................................... 17 圖 24 MPEG4 編解碼芯片開發(fā)系統(tǒng)子板結(jié)構(gòu) ......................................................... 17 圖 25 MPEG4 視頻解碼器系統(tǒng)結(jié)構(gòu) ....................................................................... 19 圖 26 MPEG4 專用結(jié)構(gòu)視頻解碼芯片封裝 ............................................................ 22 圖 27 MPEG4 專用解碼芯片驗證系統(tǒng)結(jié)構(gòu) ............................................................ 23 圖 28 MPEG4 ASIC驗證模塊 ................................................................................ 24 圖 31高性能視頻開發(fā)驗證平臺整體結(jié)構(gòu) ............................................................... 27 圖 32高性能視頻開發(fā)驗證平臺母板整體結(jié)構(gòu) ........................................................ 29 圖 33高性能視頻開發(fā)驗證平臺母板 PCB 布局 ....................................................... 30 圖 34 Xilinx Virtex4 FPGA系列 ............................................................................. 31 浙江大學(xué)碩士學(xué)位論文 7 圖 35 DDR400 SDRAM 內(nèi)部結(jié)構(gòu) ........................................................................... 33 圖 36平臺 DDR連接 ............................................................................................. 33 圖 37平臺電源設(shè)計方案 ........................................................................................ 36 圖 38平 臺電源順序解決方案 ................................................................................. 36 圖 39 DDR400 供電電源產(chǎn)生電路 .......................................................................... 37 圖 310 Xilinx FPGA專用 USB下載線纜 ................................................................. 38 圖 311 JTAG/Serial 接口 ........................................................................................ 38 圖 312 差分信號輸入輸出端口 .............................................................................. 39 圖 313高性能視頻開發(fā)驗證平臺子板結(jié)構(gòu)圖 .......................................................... 40 圖 314 高性能視頻開發(fā)驗證平臺子板 PCB 布局 .................................................... 41 圖 315平臺子板 接口結(jié)構(gòu) ......................................................................... 42 圖 316 平臺子板視頻輸入接口結(jié)構(gòu) ....................................................................... 42 圖 317 平臺母板層疊結(jié)構(gòu)和電介質(zhì)層芯厚度 ......................................................... 43 圖 318 并聯(lián)終端雙向點對點結(jié)構(gòu) ........................................................................... 44 圖 319 Thevenin 等效終端網(wǎng)絡(luò) ............................................................................... 44 圖 320 串聯(lián)終端雙向點對點結(jié)構(gòu) ........................................................................... 44 圖 321 帶有 DCI功能的雙向點對點結(jié)構(gòu) ............................................................... 45 圖 322 平臺 DDR400接口終端方案 ....................................................................... 45 圖 323 USB 接口應(yīng)用模塊結(jié)構(gòu) .............................................................................. 46 圖 324 RS23