【正文】 ......................................................... 51 圖 329 SRAM 接口應(yīng)用模塊狀態(tài)轉(zhuǎn)換圖 ................................................................. 52 圖 330 SRAM 接口應(yīng)用模塊結(jié)構(gòu) ........................................................................... 52 圖 331 DDR接口應(yīng)用模塊結(jié)構(gòu) .............................................................................. 53 圖 332 DDR芯片初始化順序 ................................................................................. 54 圖 333 DDR控制器結(jié)構(gòu) ........................................................................................ 55 圖 334 DDR芯片讀操作時(shí)序 ................................................................................. 55 圖 41 AVS 解碼器結(jié)構(gòu) ........................................................................................... 58 圖 42 AVS 編碼器結(jié)構(gòu) ........................................................................................... 58 圖 43 AVS D1解碼器系統(tǒng)結(jié)構(gòu) ............................................................................... 59 圖 44 AVS D1解碼器與平臺(tái)各接口 ........................................................................ 61 圖 45運(yùn)動(dòng)矢量預(yù)測(cè)值 MVEPred 的計(jì)算流程 .......................................................... 62 圖 46 AVS 解碼器運(yùn)動(dòng)補(bǔ)償整 體結(jié)構(gòu) ...................................................................... 63 圖 47 AGU 模塊內(nèi)部結(jié)構(gòu) ....................................................................................... 64 圖 48 AGU 核心運(yùn)算單元 ....................................................................................... 65 圖 49 AGU 軟件驗(yàn)證結(jié)構(gòu) ....................................................................................... 67 圖 410 AGU軟件驗(yàn)證仿真波形 .............................................................................. 68 圖 411 AGU 的 DDR 接口仿真驗(yàn)證結(jié)構(gòu) ................................................................. 68 圖 412 DDR接口仿真波形 ..................................................................................... 69 圖 413 AGU實(shí)現(xiàn)后驗(yàn)證結(jié)構(gòu) ................................................................................. 70 圖 414 AGU仿真數(shù)據(jù)對(duì)比 ..................................................................................... 70 浙江大學(xué)碩士學(xué)位論文 8 第 1章 緒 論 視頻編碼標(biāo)準(zhǔn)的發(fā)展 多媒體技術(shù)發(fā)展至今，已成為世界性技術(shù)研究和產(chǎn)品開發(fā)的熱點(diǎn)，有 著廣闊的應(yīng)用前景。 本文還介紹了基于高性能視頻開發(fā)驗(yàn)證平臺(tái)進(jìn)行的 AVS D1 解碼器開發(fā)設(shè)計(jì)和 AVS 運(yùn)動(dòng)矢量預(yù)測(cè)模塊 AGU的開發(fā)設(shè)計(jì)。隨著高性能視頻編解碼器的開發(fā)需求越來越高，對(duì)基于FPGA的高性能視頻開發(fā)與原型驗(yàn)證系統(tǒng)的需 求也越來越大。 涉密論文按學(xué)校規(guī)定處理。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式 標(biāo)明。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫的成果作品。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。 FPGA原型驗(yàn)證開發(fā)系統(tǒng)由于其相對(duì)于 ASIC 有著前期設(shè)計(jì)成本低，回避設(shè)計(jì)風(fēng)險(xiǎn)，便于功能驗(yàn)證等特點(diǎn)，在視頻編解碼系統(tǒng)開發(fā)中有著極大的應(yīng)用空間。平臺(tái)具有如下的特征使其具有針對(duì)高性能視頻編解碼器的開發(fā)能力： ? 大規(guī)模高速可編程邏輯資源用于開發(fā)高復(fù)雜度的視頻編解碼器 ? 大容量高速外存儲(chǔ)器資源用于存儲(chǔ)高分辨率的圖像數(shù)據(jù) ? 高速數(shù)據(jù) 傳輸通道用于傳輸高帶寬的碼流數(shù)據(jù) ? 多種視頻輸入輸出接口以應(yīng)付不同的開發(fā)需要 ? 多種測(cè)試手段和工具以測(cè)試開發(fā)使用 ? 提供接口應(yīng)用模塊以提高開發(fā)驗(yàn)證的效率，縮短開發(fā)周期 ? 充分考慮兼容性，以應(yīng)對(duì)不同目標(biāo)要求的視頻開發(fā)需求 由于上述的特性，平臺(tái)有著相當(dāng)廣泛的應(yīng)用領(lǐng)域。 概括起來，本文的工作貢獻(xiàn)包括以下方面： 1. 總結(jié)了高性能視頻編解碼器開發(fā)的需求 , 總結(jié)了原有開發(fā)系統(tǒng)的優(yōu)勢(shì)以及其缺陷和不足，并充分整合到新設(shè)計(jì)中； 2. 給出了基于 FPGA的高性能視頻開發(fā)與驗(yàn)證平臺(tái)整體設(shè)計(jì)，設(shè)計(jì)充分體現(xiàn)了高性能的特點(diǎn)，注重開發(fā)驗(yàn)證過程的便利性和兼容性； 3. 給出了在平臺(tái)上模塊開發(fā)進(jìn)行軟件驗(yàn)證和綜合后驗(yàn)證的方法； 4. 在平臺(tái)上進(jìn)行了視頻編解碼器模塊的開發(fā)和設(shè)計(jì)，并給出了新舊平臺(tái)與標(biāo)準(zhǔn)單元庫(kù)之間綜合的比較結(jié)果。兩大系列的標(biāo)準(zhǔn)之間既有區(qū)別又有著緊密的聯(lián)系，從 MPEG2的制定開始， ISO和 IEC就與 ITUT展開了合作，在 一些 MPEG 標(biāo)準(zhǔn)中， 就是 MPEGx視頻部分的重要組成 [3]． 。 的圖像格式，無論是哪一種制式的視頻信號(hào)進(jìn)入編解碼器后都被轉(zhuǎn)換成公共中間格式 (CIF)，該圖像對(duì)亮度信號(hào)而言，每幅圖像掃描 288行，每行有 352個(gè)像素點(diǎn)，色度信號(hào)每幀為 144 行 176 個(gè)像素，每秒 30幀，掃描方式為逐行掃描。MPEG1 也被用于數(shù)字通信網(wǎng)絡(luò)上的視頻傳輸，如基于 ADSL(非對(duì)稱數(shù)字用戶線路 )的視頻點(diǎn)播、遠(yuǎn)程教育等。 MPEG2 所能提供的傳輸率在 3～ 10Mbps之間，在 NTSC制式下的分辨率可達(dá) 720 486，可提供廣播級(jí)的圖像質(zhì)量，適用于數(shù)字電視廣播 (DVB)、 HDTV和 DVD的運(yùn)動(dòng)圖像及其伴音的壓縮編碼。 MPEG4 的設(shè)計(jì)目標(biāo)是適合于網(wǎng)絡(luò)傳輸，極低碼率應(yīng)用，極佳的音質(zhì)和畫質(zhì)，以及提高多媒體系統(tǒng)的交互性和靈活性。 標(biāo)準(zhǔn) 目前已經(jīng)超過 ，在視頻會(huì)議的編解碼領(lǐng)域中占主導(dǎo)和支配地位。與原始的 相比，它們的功浙江大學(xué)碩士學(xué)位論文 9 能更加強(qiáng)大 [7]． [8]． 。在完成了 標(biāo)準(zhǔn)的最初版本后， ITUT 的 VCEG 就開始在兩個(gè)領(lǐng)域開始了進(jìn)一步的工作。 明顯的進(jìn)步，它可以在幾乎不降低畫面質(zhì)量的情況下，將傳輸速率降低到 MPEG2（ ）的一半。 AVS 標(biāo)準(zhǔn)的主要特點(diǎn)是應(yīng)用目標(biāo)明確，技術(shù)有針對(duì)性。為了應(yīng)對(duì)更高的壓縮率，各種視頻標(biāo)準(zhǔn)的算法變得越來越復(fù)雜，對(duì)于運(yùn)算的要求也越來越高，使得運(yùn)行于普通處理 器的基于純軟件的編解碼器無法提供實(shí)時(shí)的高清晰度電視圖像（ 1280 720， 60fps）的編解碼。 視頻編解碼芯片開發(fā) 如前所述，正是 由于基于硬件的視頻編解碼器在高清晰度的數(shù)字影像方面具有軟件無法做到的優(yōu)勢(shì)，而在移動(dòng)媒體應(yīng)用方面又有著廣泛的應(yīng)用，所以視頻編解碼芯片的設(shè)計(jì)研究一直是一個(gè)熱門的話題。我國(guó)擁有巨大的視頻 技術(shù)應(yīng)用市場(chǎng)已引起國(guó)際上視頻編碼芯片廠商的關(guān)注，如果我們掌握視頻芯片的關(guān)鍵技術(shù)，掌握視頻編解碼芯片的核心技術(shù)，對(duì)我國(guó)高科技產(chǎn)業(yè)乃至經(jīng)濟(jì)的發(fā)展有著重要意義。 專用集成電路 (Application Specific Integrated Circuit, ASIC)是指面向特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計(jì)制造的集成電路。一般來說， CPLD 分解組合邏輯的功能很強(qiáng)，一個(gè)宏單元就可以分解十幾個(gè)甚至 2030多個(gè)組合邏輯輸入。 高層次設(shè)計(jì)階段是與具體生產(chǎn)技術(shù)無關(guān)的，即與工藝無關(guān) (Technology Independent)。 ASIC設(shè)計(jì)流程 視頻編 解碼器 ASIC的設(shè)計(jì)流程 [20]． 如 圖 11所示，與絕大部分的 ASIC設(shè)計(jì)流程基本一致，可分為以下幾個(gè)步驟 [21]． ： 行為級(jí)描述 行為級(jí)優(yōu)化 R TL 級(jí)轉(zhuǎn)化 邏輯綜合 邏輯優(yōu)化 門級(jí)仿真 測(cè)試生成 制版流片 后仿真 參數(shù)提取 布局布線 與具體的實(shí)現(xiàn)工藝無關(guān) 通常稱為前段設(shè)計(jì) 圖 11視頻編解碼 器 ASIC的設(shè)計(jì)流程 浙江大學(xué)碩士學(xué)位論文 11 行為級(jí)描述 —— 在完成系統(tǒng)性能分析與功能劃分的基礎(chǔ)上，對(duì)于各個(gè)電路功能模塊，用HDL語言（ Verilog HDL/VHDL）來進(jìn)行行為級(jí)（ Behavior Level）描述。 邏輯綜合與邏輯優(yōu)化 （ Logic Synthesis amp。 門級(jí)仿真 —— 在 EDA設(shè)計(jì)的每一個(gè)階段都需要模擬仿 真，以便盡早發(fā)現(xiàn)并改正錯(cuò)誤，保證設(shè)計(jì)過程的正確性。 EDA設(shè)計(jì)過程的每一步模擬仿真都是圍繞電路的功能進(jìn)行的，因而都屬于功能測(cè)試的范疇。 布局布線 —— 這一步借助于版圖綜合的自動(dòng)布局布線工具，在相應(yīng)的工藝版圖庫(kù)支持下完成，布局布線通常稱之為后端設(shè)計(jì)。如果不能滿足，通常需要回到第三步重新確定約束條件，進(jìn)行優(yōu)化。邏輯單元通過連線陣列和可編程開關(guān)實(shí)現(xiàn)互聯(lián)。 近年來，各個(gè)廠家普遍采用 、 甚至 m 的 CMOS工藝，繼續(xù)向高密度、大容量發(fā)展。 Xilinx 目 前是世界上最大的 FPGA供應(yīng)商之一。 隨著半導(dǎo)體工藝技術(shù)的發(fā)展，由 m到 m ASIC的系統(tǒng)速度 也從 120MHz提升到 300MHz，但 ASIC 的設(shè)計(jì)成本和技術(shù)風(fēng)險(xiǎn)愈來愈高，并且從設(shè)計(jì)方案到 ASIC 產(chǎn)品商業(yè)應(yīng)用的周期也 更 長(zhǎng)。 FPGA在系統(tǒng)驗(yàn)證時(shí)帶來的益處有 [23]． ： ? 對(duì)邏輯功能進(jìn)行全面驗(yàn)證 ? 對(duì)部分電路進(jìn)行時(shí)序驗(yàn)證，發(fā)現(xiàn)潛在的 問題 ? 可以進(jìn)行邏輯綜合過程驗(yàn)證 ? 加快設(shè)計(jì)流程，減少重新制版幾率，降低成本 ? 加快系統(tǒng)廠商的系統(tǒng)產(chǎn)品開發(fā) ? 方便 系統(tǒng)廠商對(duì)邏輯功能全面確認(rèn) 視頻編解碼器體系結(jié)構(gòu) 視頻編解碼芯片有兩種最基本的 體系結(jié)構(gòu)： 可編程結(jié)構(gòu)和專用結(jié)構(gòu)。 它 靈活，適用范圍廣，能對(duì)不同的算法提供支持，易于升級(jí)，但是它為了提供多功能解碼支持，必須增加硬件電路的復(fù)雜性，從而導(dǎo)致電路功耗的增加。 ? 子字并行性：有的圖像算法對(duì)數(shù)據(jù)處理精度要求不高，因此可以在 ALU中并行處理多組數(shù)據(jù)。 2）專用結(jié)構(gòu) [25]． 專用視頻解碼器結(jié)構(gòu)不具備可編程性，它是針對(duì)某個(gè)算法或某一類算法而設(shè) 計(jì)和優(yōu)化的浙江大學(xué)碩士學(xué)位論文 13 硬件電路，每個(gè)處理單元可以最大程度的與算法特點(diǎn)相匹配，視頻解碼的各種任務(wù)映射到不同硬件處理單元上，針對(duì)特定的算法進(jìn)行系統(tǒng)結(jié)構(gòu)和子模塊優(yōu)化，可以最大程度地與算法特點(diǎn)相匹配。 雖然隨著計(jì)算機(jī)技術(shù)的發(fā)展，可編程結(jié)構(gòu)將會(huì)是視頻處理體系結(jié)構(gòu)的發(fā)展趨勢(shì)，但是 專用的視頻處理結(jié)構(gòu)由于功能單一，可以最大程度的優(yōu)化結(jié)構(gòu)，提高集成度，滿足低功耗的要求。但在一些視頻編碼中，運(yùn)算會(huì)主要集中在少數(shù)幾個(gè)模塊中，比 如在 MPEG4中，最主要的運(yùn)算任務(wù)集中于運(yùn)動(dòng)估計(jì)（ ME）和形狀編碼（ shapeencoding）部分，這兩者占去了整體運(yùn)算 90％的復(fù)雜度?；诘凸牡?DSP平臺(tái)的軟件方案應(yīng)用于目前一些商用視頻編解碼芯片中，它們一般都有較高的延展性，可以滿足未來多媒體豐富的功能，但是由于資源受限，在達(dá)到實(shí)時(shí)編解碼的時(shí)候不得不使用快速算法，因此降低了質(zhì)量。這種結(jié)構(gòu)既有可編程的靈活性，又兼有了專用結(jié)構(gòu)的功耗小、處理速度高等特