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2024-09-21 16:07 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 改后的分區(qū)。這樣做會(huì)直接導(dǎo)致兩個(gè)不利結(jié)果。第一，由于物理約束 的數(shù)量增多，適配器必需全速運(yùn)轉(zhuǎn)，因此編譯時(shí)間明顯延長(zhǎng)。第二，由于目標(biāo)分區(qū)的布局分散在器件中，因此結(jié)果質(zhì)量會(huì)下降，有時(shí)甚至非常顯著。 帶有位置分配的典型器件平面布置圖。 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 不帶有位置分配的典型器件平面布置圖。 利用 Quartus II 早期時(shí)序估算器的優(yōu)勢(shì) 早期時(shí)序估算器不必進(jìn)行完整的設(shè)計(jì)編譯，即可提供準(zhǔn)確的設(shè)計(jì)時(shí)序估算。估算結(jié)果平均在實(shí)際設(shè)計(jì)性能的 11％以內(nèi)。設(shè)計(jì)人員可以采用時(shí)序逼近平面布置圖編輯器來(lái)查看該功能生成的“布局估算”，識(shí)別出關(guān)鍵通路，根據(jù)需要加入或修改平面布置圖約束。然后，早期時(shí)序估算器能夠迅速評(píng)估平面布置圖位置分配或邏輯修改的效果，對(duì)設(shè)計(jì)變量進(jìn)行快速迭代，幫助 設(shè)計(jì)人員找到最佳方案。 分區(qū)和平面布置圖方案成功的關(guān)鍵 設(shè)計(jì)人員在為結(jié)果生成平面布置圖位置分配之前，應(yīng)對(duì)結(jié)果進(jìn)行比較，如果不能符合以下準(zhǔn)則，應(yīng)考慮采用其他方案： ? 在設(shè)計(jì)分區(qū)完成和生成平面布置圖位置分配之后，不應(yīng)觀察到 fMAX劣化。在許多情況下，允許 fMAX略有增加。 ? 在設(shè)計(jì)分區(qū)完成和生成平面布置圖位置分配之后，面積增加不應(yīng)超過(guò)5％。 ? 布線階段花費(fèi)的時(shí)間不應(yīng)明顯增加。如果布線時(shí)間明顯增加，平面布置圖位置分配可能產(chǎn)生了大量的布線擁塞。 為幫助修改和優(yōu)化 每個(gè)分區(qū)的位置分配，設(shè)計(jì)人員可采用 Quartus II 軟件的時(shí)序逼近平面布置圖來(lái)確定布線擁塞的區(qū)域。 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 結(jié)論 Altera Quartus II 編譯增強(qiáng)技術(shù)顯著縮短了設(shè)計(jì)迭代時(shí)間 ， 其性能保留特性是前所未有的 ，極大的提高了 設(shè)計(jì)人員工作效率。設(shè)計(jì)人員采用該技術(shù)每天能夠進(jìn)行 4至 5 次的高密度 FPGA 設(shè)計(jì)迭代，而采用傳統(tǒng)編譯方法只能進(jìn)行 1 至 2 次迭代，設(shè)計(jì)迭代時(shí)間減少近 70%，明顯縮短了全部開(kāi)發(fā)時(shí)間。編譯增強(qiáng)特性實(shí)現(xiàn)的性能保留功能使設(shè)計(jì)人員能夠以更少的設(shè)計(jì)迭代，更高效的達(dá)到時(shí)序逼近 復(fù)用器重構(gòu)降低 FPGA 成本 摘要 本文介紹了一種新的能夠降低 FPGA 實(shí)際設(shè)計(jì) 20％成本的綜合算法。該算法通過(guò)減少?gòu)?fù)用器所需查找表（ LUT）的數(shù)量來(lái)實(shí)現(xiàn)。算法以效率更高的 4:1 復(fù)用器替代 2:1 復(fù)用器樹(shù)。算法性能關(guān)鍵在于尋找總線上出現(xiàn)的復(fù)用器數(shù)量。新的優(yōu)化方法占用一定的邏輯，這些邏輯由總線進(jìn)行分擔(dān)，從而減少了總線上每個(gè)比特位所需的邏輯。 關(guān)鍵詞 FPGA、復(fù)用器、重構(gòu)、重新編碼、總線、邏輯優(yōu)化、綜合。 1. 引言 復(fù)用器是數(shù)據(jù)通道常用的構(gòu)建模塊，被廣泛應(yīng)用在處理器 [1]、處理器總線、網(wǎng)絡(luò)交換，甚至是資源共享的 DSP 設(shè)計(jì)中。據(jù) 估計(jì)，復(fù)用器一般要占用一個(gè) FPGA設(shè)計(jì) [2] 25%以上的面積。因此，優(yōu)化 FPGA 設(shè)計(jì)的關(guān)鍵在于怎樣優(yōu)化復(fù)用器。 本文介紹了一種新的復(fù)用器重構(gòu)算法，該算法減小了復(fù)用器在基于 4 輸入查找表（ 4LUT） FPGA 體系結(jié)構(gòu)中所占用的面積?；鶞?zhǔn)測(cè)試結(jié)果表明復(fù)用器平均減少了 17%，在一些設(shè)計(jì)中， 4LUT 整體減少 20%。 節(jié)闡述了復(fù)用器是如何由行為級(jí) VHDL[4]或 Verilog[5]代碼產(chǎn)生的， 和 節(jié)闡述復(fù)用器樹(shù)和復(fù)用器總線在設(shè)計(jì)中是怎樣生成的。 節(jié)說(shuō)明這些結(jié)構(gòu)怎樣由 4LUT 實(shí)現(xiàn)，闡述如何采用兩 個(gè) 4LUT 有效實(shí)現(xiàn)一個(gè) 4:1 二進(jìn)制復(fù)用器。 第 3. 壓縮 節(jié)介紹了一種叫做壓縮的新技術(shù)，該技術(shù)附加一些控制邏輯，將多個(gè) 2:1 復(fù)用器重新組合為有效的 4:1 復(fù)用器，從而減少了為總線上每一個(gè)比特位 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 實(shí)現(xiàn)復(fù)用器所需要的 4LUT 數(shù)量，所附加的控制邏輯代價(jià)由整個(gè)總線來(lái)分擔(dān)。優(yōu)化復(fù)用器總線是復(fù)用器重構(gòu)算法的核心。 節(jié)闡述復(fù)用器重構(gòu)算法如何構(gòu)建設(shè)計(jì)中的復(fù)用器樹(shù)總線。 重構(gòu) 節(jié)的重構(gòu)方法用于執(zhí)行 均衡 節(jié)中定義的均衡算法。均衡增加了由壓縮生成的有效4:1 復(fù)用器的數(shù)量。 第 5 節(jié)總結(jié)了在 Altera Quartus II 集成綜合中運(yùn)行的整個(gè)算法。第 6. 結(jié)果 節(jié)列出了來(lái)自 120 個(gè) Altera 真實(shí)用戶設(shè)計(jì)實(shí)例的基準(zhǔn)測(cè)試結(jié)果，測(cè)試表明面積減少超過(guò) 20%，平均節(jié)省了 %。 2. 背景知識(shí) 復(fù)用器在設(shè) 計(jì)中是怎樣實(shí)現(xiàn)的 行為級(jí) HDL 設(shè)計(jì)中的任何條件代碼通常會(huì)綜合為復(fù)用器。本節(jié)闡述兩個(gè)最常用的復(fù)用器生成代碼實(shí)例。 圖 1 是 VHDL 的 case 聲明及其 2:1 復(fù)用器樹(shù)的實(shí)現(xiàn)。采用 Verilog case 聲明的“ parallel case”指令 [5]可產(chǎn)生相似的結(jié)果。 注意，并不是所有的 case 聲明將可能的事件都描述清楚，需要依靠“ default”或者“ others”條件來(lái)進(jìn)一步說(shuō)明。在這些情況下，可以繼續(xù)將 case 聲明表征為 2:1復(fù)用器樹(shù)，但是這種樹(shù)結(jié)構(gòu)可能達(dá)不到平衡。 錯(cuò)誤 !未找到引用源。 顯示了“ ifthenelse” 聲明是怎樣產(chǎn)生一個(gè) 2:1 復(fù)用器鏈的 。Verilog 的“ ?:”和非平行 cases 可同樣產(chǎn)生相似的結(jié)構(gòu)。注意，復(fù)用器鏈確保如果第一個(gè) if 條件為“真”，將選擇“ a”數(shù)據(jù)輸入，而復(fù)用器其他部分將被忽略。 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 本文闡述的復(fù)用器重構(gòu)算法應(yīng)用于 2:1 復(fù)用器。綜合工具由行為級(jí)代碼開(kāi)始通常會(huì)生成較大的復(fù)用器。較大的復(fù)用器總是被分解為 2:1 復(fù)用器樹(shù)，如何實(shí)現(xiàn)這種分解已經(jīng)超出本文討論范圍。 復(fù)用器樹(shù) 設(shè)計(jì)中復(fù)用器之間的饋入是常見(jiàn)的現(xiàn)象。例如 ， 在一段 HDL 代碼中，如下面的錯(cuò)誤 !未找到引用源。 所示， ifthenelse 聲明中含 有 case 聲明就會(huì)產(chǎn)生這種現(xiàn)象。 在復(fù)用器重構(gòu)算法中，識(shí)別出較大的復(fù)用器樹(shù)對(duì)于盡可能減少面積是非常重要的。 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 中國(guó)最龐大的下資料庫(kù) (整理 . 版權(quán)歸原作者所有 ) 復(fù)用器總線 VHDL 信號(hào)或 Verilog 線寬通常會(huì)超過(guò)一個(gè)比特位。當(dāng)采用 ifthenelse 和 case 聲明時(shí)，將會(huì)生成大量具有不同數(shù)
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