【正文】 ，衡量一個(gè)通信系統(tǒng)的優(yōu)劣， 其中 的 有效性和可靠性是兩個(gè)最重要的指標(biāo)，同時(shí)它們也是通信技術(shù)設(shè)計(jì)的重要 組成 部分。于是，在實(shí)際通信的應(yīng)用中，采取比較折中的方式，可在確保可靠性指標(biāo)達(dá)到系統(tǒng)要求的前提下，盡可能的提高傳輸速率 [1] ；抑或在滿足一定有效性的指標(biāo)下，盡量提高傳輸?shù)目煽啃浴? 信道編碼的主要目的是為了降低誤比特率，提高數(shù)字通信的可靠性，其方法是在二信源 發(fā)送設(shè)備 傳輸媒介 （信道） 接收設(shè)備 信宿 干擾 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 2 進(jìn)制信息序列中添加一些冗余碼元（監(jiān)督碼元），與信息碼元一起組成被傳輸?shù)拇a字。通過信道編碼這種方法， 能夠 有效的在接收端克服信號(hào)在無線信道中傳輸時(shí)受到噪聲和干擾產(chǎn)生的影響。 漢明碼是漢明于 1950 年提出的， 是 具有糾正一位錯(cuò)誤能力的線性分組碼 。 本課題的研究意義 本次課程設(shè)計(jì)的任務(wù)就是基于 FPGA， 利用 EDA 的 技術(shù)在 Quartus II 軟件 下用Verilog 語言 來 實(shí)現(xiàn)漢明碼譯碼 器 的設(shè)計(jì)和仿真。 EDA（ Electronic Design Automation）技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)飛速發(fā)展 而應(yīng)運(yùn)而生的一種高級(jí)、快速、有效的電子設(shè)計(jì)自 動(dòng)化工具 [17]。 同時(shí)，選擇 FPGA的芯片和外圍元器件，設(shè)計(jì)出硬件的原理圖 ， 將理論和實(shí)踐結(jié)合起來 ，對(duì)以后的實(shí)際工作 提供很多的經(jīng)驗(yàn) 。滿足 電路簡(jiǎn)單，成本低，開發(fā)周期短，執(zhí)行速度高，升級(jí)方便等特點(diǎn)。 本課題可行性的分析 本課題以理論研究和實(shí)驗(yàn)分析相結(jié)合的方式進(jìn)行。 漢明碼接收碼組 漢明碼譯碼器系統(tǒng) 正確的漢明碼信息碼 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 4 2 EDA 的基礎(chǔ)知識(shí)與集成 運(yùn)行 環(huán)境 EDA 概念 EDA（ Electronic Design Automation）即電子 設(shè)計(jì)自動(dòng)化，是以微電子技術(shù)為物理層面，現(xiàn)代電子設(shè)計(jì)為靈魂，計(jì)算機(jī)軟件技術(shù)為手段，最終形成集成電子系統(tǒng)或?qū)Ｓ眉呻娐沸酒?ASIC(Application Specific Integrated Circuit)為目的的一門新興技術(shù) [17]。 目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門 中 廣泛使用。 EDA 技術(shù)是 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。 EDA 設(shè)計(jì)的實(shí)現(xiàn)目標(biāo)： （ 1） 印刷電路板設(shè)計(jì)； （ 2） 集成電路（ IC 或 ASIC）設(shè)計(jì)；（ 3） 可編程邏輯器件（ FPGA/CPLD）設(shè)計(jì)； （ 4） 混合電路設(shè)計(jì)。 EDA工具大致可以分為 以 下 5 個(gè)模塊 :設(shè)計(jì)輸入編輯器； HDL 綜合器； 仿真器； 適配器（或布局布線器）；下載器 [7]。在 QuartusⅡ上可以完成設(shè)計(jì)輸入、 布新布局 (適配 )、 HDL 綜合、仿真和選擇以及硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境 ， 使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、處理和器件編程。 同 時(shí) ， QuartusⅡ具備仿真功能，同時(shí)支持第三方的仿真工具 (如 Model Sin)。 （ 2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯方式和編譯策略，如器件 的選擇、邏輯綜合方式的選擇等；然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析、仿真和編程使用。 （ 4）編程與驗(yàn)證：用得到的編程文件通過編程電纜配置 PLD，加入實(shí)際激勵(lì)，進(jìn)行在線測(cè)試。 ? ：保存當(dāng)前文件。 ? ：粘貼剪貼板的內(nèi)容到當(dāng)前文件中。 ? ：打開平面圖編輯器或?qū)⑵鋷е燎芭_(tái)。 ? ：打開編程器窗口或?qū)⑵鋷е燎芭_(tái)。 ? ：保存所有打開的編譯器輸入文件，并檢查當(dāng)前工程的語法和其他基本錯(cuò)誤。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì) 庫(kù)、模塊化工具等特點(diǎn) ， 支持原理圖、 VHDL、 Verilog HDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi) 部 嵌有綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。支持 MAX II CPLD 系列、Cyclone系列、 Cyclone II、 Stratix II系列、 Stratix GX系列等。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。 Quartus II 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，可以很輕松地滿足特定設(shè)計(jì)的需要。 (3) Logic Lock 增量設(shè)計(jì)方法， 使 用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。 (7) 使用 Signal Tap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 (11)高效的編程與驗(yàn)證工具。 二 者 都 是 在 20 世紀(jì) 80 年 代 中 期 開 發(fā) 出 來 的 ， 前 者 由Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購(gòu)）開發(fā)，后者由美國(guó)軍方 所 研發(fā)。 1990 年 CADENCE 公司公開發(fā)表了Verilog HDL， 并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995。 Verilog HDL 既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。 （ 2） 算法級(jí) (algorithm):用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 Verilog HDL 常 用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。所有這些都使用同一種建模語言。語言從 C 編程語言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL 的主要特點(diǎn)和功能有 以下幾點(diǎn) ： （ 1） 描述基本邏輯門，如 and、 or等基本邏輯門都內(nèi)置在語言中，可以直接調(diào)用。線網(wǎng)類型表示構(gòu)件 間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 PLI是允許外部函數(shù)訪問 Verilog HDL 模塊內(nèi)信息，允許設(shè)計(jì)者與模擬器交互的例程集合。 （ 11） Verilog HDL 不僅能夠在 RTL 上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)和算法級(jí) 的 行為上進(jìn)行設(shè)計(jì)描述。 （ 15） 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。這是因?yàn)?C語言在 Verilog 設(shè)計(jì)之初，已經(jīng)在許多領(lǐng)域 中 得到廣泛應(yīng)用， C 語言的許多語言要素已經(jīng)被許多人 所 習(xí)慣?？偟膩碚f，具備 C 語言的設(shè)計(jì)人員將能夠很快掌握 [7]。 每個(gè)模塊的內(nèi)容都是嵌在 module 和 endmodule 這 兩個(gè)語句之間 的 ，每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。 (5) 可以用 /* ? */和 / / ? 對(duì) Verilog HDL 程序的任何部分作注釋。 在編寫 Verilog HDL 程序 時(shí)還需要常量，參數(shù) (Parameter)型和變量。 參數(shù)型常數(shù)經(jīng)常用于定義延遲時(shí)間和變量寬度。如果沒有驅(qū)動(dòng)器連接到 wire 型變量上，則該變量就是高阻態(tài)。 reg 型 是寄存器數(shù)據(jù)類型的關(guān)鍵字。 reg 類型數(shù)據(jù)的缺省初始值為不定值 x。 但 在 Verilog 語言中沒有多維數(shù)組存在 ，所以就需要 memory 型 來生成 。amp。其中邏輯非運(yùn)算符的優(yōu)先級(jí)最高，邏輯或運(yùn)算符的優(yōu)先級(jí)最低。（ 2）條件語句常用的也是兩種，一種是 ifelse語句， if語句用來判定所給的條件是否滿足，根據(jù)判定的結(jié)果（真或假）決定執(zhí)行 運(yùn)行的 結(jié)果 。（ 3）循環(huán)語句常用的有四種 。 initial語句是仿真開始時(shí)對(duì)各變量進(jìn)行初始化，只執(zhí)行一次； always語句在仿真過程中不斷重復(fù)執(zhí)行，但 always后面跟著的過程塊是否執(zhí)行 ，就要看它的觸發(fā)條！ ~ / % + ? = = = = ! = = = = ! = = amp。 Verilog 更大的一個(gè)優(yōu)勢(shì)是 ， 它非常容易掌握，只要有 C 語言的編程基礎(chǔ)，通過比較短的時(shí)間，經(jīng)過一些實(shí)際的操作 就 可以在 2～ 3 個(gè)月內(nèi)掌握這種 語言 。目前版本的 Verilog HDL 和 VHDL 在行為級(jí)抽象建模的覆蓋面范圍方面有所不同。 總的來說， 采用 Verilog HDL 設(shè)計(jì)時(shí)具有以下優(yōu)點(diǎn) [8]： (1)設(shè)計(jì)者可以在非常抽象的層次上對(duì)線路進(jìn)行描述而不必選擇特定的制造工藝。 (2)設(shè)計(jì)者可以在設(shè)計(jì)周期的早期對(duì)電路的功能進(jìn)行仿真驗(yàn)證。更加便于理解。絕大多數(shù)流行的綜合工具都支持 Verilog，所有的制造商 也 都提供 Verilog 綜合之后仿真的原件庫(kù)。所幸 FPGA 也受益于摩爾定律，在工藝技術(shù)不斷的 提升下，晶體管愈來愈縮密化，原本相較 ASIC 遜色的電路密度過低、頻率效能過低、電路成本過高等問題，在新一代 FPGA 上，早已拉近與 ASIC 間的表現(xiàn)差距。 當(dāng)然， FPGA 因 為 掩膜 的 成本攀升以及摩爾定律而逐漸走俏，成本、效能等特性表現(xiàn)也逐漸改善，但依然有一點(diǎn)是 FPGA 持續(xù)低 弱的，那就是功耗用電。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 15 （ 3）用戶沒有投片的風(fēng)險(xiǎn) 準(zhǔn)備批量生產(chǎn)的 ASIC 電路在試投片前，可用 FPGA 來 驗(yàn)證電路的功能，大大降低了投片的風(fēng)險(xiǎn)。 FPGA 產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè)控制、測(cè)試測(cè)量等廣泛的領(lǐng)域 [9]。應(yīng)用的變化也使 FPGA 產(chǎn)品近幾 年的演進(jìn)趨勢(shì)越來越明顯：一方面， FPGA 供應(yīng)商致力于采用當(dāng)前最先進(jìn)的工藝來提升產(chǎn)品的性能，降低產(chǎn)品的成本；另一方面，越來越多的通用 IP（知識(shí)產(chǎn)權(quán)）或客戶定制 IP 被引入 FPGA 中，以滿足客戶產(chǎn)品快速上市的要求。從集成度來看，實(shí)際使用器件已達(dá) 13000 門，可滿足 ASIC 設(shè)計(jì)需求的 75%。今后根據(jù)用戶的需要將 不 斷開發(fā)出速度更高，能滿足用戶價(jià)格條件及能成倍增加 I/O 引腳的新型器件，以擴(kuò)大用戶的選擇范圍 [3]。 話雖如此，但 FPGA 領(lǐng)域依然有新興業(yè)者出現(xiàn)，例如 Achronix Semiconductor、 Math 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 16 Star 等。 FPGA 產(chǎn)業(yè)中的兩大霸主： Altera 和 Xilinx 在超大容量 FPGA 上展開了激烈的競(jìng)爭(zhēng)。因此，無論 哪 個(gè)廠家、哪種類型的產(chǎn)品，都在瞄準(zhǔn)這個(gè)方向而努力。 (3) FPGA 和 ASIC 出現(xiàn)相互融合： 雖然標(biāo)準(zhǔn)邏輯 ASIC 芯片尺寸小、功能強(qiáng)、功耗低，但其設(shè)計(jì)復(fù)雜，并且 不能批量生產(chǎn) 。 (4) 動(dòng)態(tài)可重構(gòu) FPGA： 動(dòng)態(tài)可重構(gòu) FPGA 是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動(dòng)態(tài)重構(gòu)電路邏輯的能力。今后五年內(nèi)，基于 FPGA 的系統(tǒng)設(shè)計(jì)將增長(zhǎng) 30%，尤其在消費(fèi)電子如高清電視里的應(yīng)用非常廣泛，而采用 FPGA 做 ASIC 的原型設(shè)計(jì)也成為節(jié)省成本和縮短原型設(shè)計(jì)時(shí)間的流行手段。 FPGA 硬件 器件的選用同其它通用邏輯器件不同，除考慮器件本身的性能外，軟件下具也很重要。還需要注意的是，芯片 I/O 支持的電平標(biāo)準(zhǔn)類型是否包含有你的電路設(shè)計(jì)類型；有可能用到的一些 IP 核，對(duì)你選擇的 FPGA 芯片是否支持。其中 Altera 公司 的主要開發(fā)平臺(tái)是 Quartus II； Xilinx 公司 是 FPGA 的發(fā)明者，其主要開發(fā)平臺(tái)是 ISE； Actel 公司 的主要開發(fā)平臺(tái)是 Libero。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。 芯片是典型的粗粒度 FPGA，乘法器、加法器、快速進(jìn)位單元以及 M9K 組織形式的 RAM 塊組成專用于計(jì)算的 DSP 模塊，可以在 FPGA 的設(shè)計(jì)過程中被以模塊的形式調(diào)用 。 綜上所述， EP1C3T144C6 芯片 能夠滿足實(shí)驗(yàn)設(shè)計(jì)要求。 線性分組碼是 對(duì)信源輸出的序列，按每組長(zhǎng) 位進(jìn)行分組，則在二進(jìn)制情況下共有 個(gè)不同的組合， 再 按某一種規(guī)則，將每一組 位 增加了 位校驗(yàn)位（ ， 是含有碼元的個(gè)數(shù)） ， 使之 在 個(gè)碼字集合構(gòu)成 的 分組碼 成為具有一定糾錯(cuò)或檢錯(cuò)能力的碼字。 線性 分組碼一般可用符號(hào) （ n， k） 表示， 線性分組碼（ n， k）中許用碼字（組）為個(gè)。 在 （ n， k） 線性分組碼中，常用編碼效率 R 衡量碼的有效性，它定義為信息位在碼字中所占的比重： 。 漢明碼的定義 設(shè)原代碼的碼長(zhǎng)為 比特，附加糾錯(cuò)編碼部分為 比特，則合成后的糾錯(cuò)碼為比特 ， 如下圖 41 所示。 設(shè) 其 碼 字 為? ?6 5 4 3 2 1 0A a a a a a a a? ，其中前 4 位是信息元，后 3 位是監(jiān)督元，可用下列線性方程組來描述該分組碼，產(chǎn)生監(jiān)督元： 2 6 5 41 6 5 30 6 4 3a a a aa a a aa a a a? ? ???? ? ???? ? ?? () 表 41 (7,4)漢明碼全部碼字 序 號(hào) 碼 字 序 號(hào) 碼 字 信息碼元 監(jiān) 督 元 信息碼元 監(jiān) 督 元 0 0 0 0 0 0