基于fpga的fsk調(diào)制解調(diào)器設(shè)計(jì)畢業(yè)設(shè)計(jì)(論文)-預(yù)覽頁
【正文】 CPLD 和 FPGA 還有一個(gè)區(qū)別： CPLD 下電之后，原有燒入的邏輯結(jié)構(gòu)不會(huì)消失；而 FPGA 下電之后，再次上電時(shí)，需要重新加載 FLASH 里面的邏輯代碼，需要一定的加載時(shí)間。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次 的內(nèi)置模塊（比如 加法器 和乘法器）和內(nèi)置的 記憶體 。 CPLD 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門 電路 （比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。 FPGA 一般來說比 ASIC（專用 集成芯片 ）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，但是 功耗 較低。另外一種方法是用 CPLD（復(fù)雜 可編程邏輯器件 備）。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。而FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。此外， FPGA 企業(yè)都在大力降低產(chǎn)品的 功耗 ，滿足業(yè)界越來越苛刻的低功耗需求。 FPGA 的邏輯是通過向內(nèi)部靜態(tài) 存儲(chǔ)單元 加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了 邏輯單元 的邏輯功能以及各模塊之間或模塊與 I/O間的聯(lián)接方式，并最終決定了 FPGA所能實(shí) 現(xiàn)的功能， FPGA允許無限次的編程。 4） FPGA 是 ASIC 電路 中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。用戶可以根據(jù)不同的配置模式，采用不同的 編程 方式。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 目前進(jìn)入我國(guó)并具有廣泛影響的 EDA 軟件 是系統(tǒng)設(shè)計(jì)軟件輔助類和可編程芯片 輔助設(shè)計(jì)軟件 ： Protel、 Altium Designer、 PSPICE、 OrCAD、 PCAD、 LSIIogic、 MicroSim、 ISE、 modelsim、Matlab、 Quartus II 等等。目前 Altera已經(jīng)停止了對(duì) Max+plus II 的更新支持 。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 第 7 頁 共 17 頁 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。 Quartus 平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 隨著 EDA 技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì) PLD/FPGA 成為一種趨勢(shì)。 VHDL 的參考書很多，便于查找資料，而 Verilog HDL的參考書相對(duì)較少，這給學(xué)習(xí) Verilog HDL 帶來一些困難。 1987 年底，VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 ?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 VHDL 的程序結(jié)構(gòu)特 點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 （ 1）與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效， 高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。通常 VHDL 文件保存為 .vhd 文件 ：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真） ：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡(jiǎn)的布爾表達(dá)式和 信號(hào)的連接關(guān)系。 第 9 頁 共 17 頁 第二章 FSK 調(diào)制解調(diào)原理 第一節(jié) 數(shù)字調(diào)制技術(shù) 數(shù)字基帶信號(hào)中含有豐富的低頻分量， 由于傳輸信道的頻率特性通常有限， 即存在上、 下限 頻率，超過此界限則不能進(jìn)行有效數(shù)據(jù)傳輸，因此數(shù)字基帶信號(hào)的頻譜特性與信道頻譜特性 不匹配， 不適于在傳輸信道中直接傳送。其他任何調(diào)制方式都是在這 3 種方式上的發(fā)展和組合。其中除了 BPSK， QPSK,OQPSK 之外，都可以看成調(diào)制指數(shù) h =1/2 的連續(xù)相位移頻鍵控（ CPFSK）。 相移鍵控 (PSK)通過二進(jìn)制符號(hào) 0 和 1 來判斷信號(hào)前后相位。 第三節(jié) 2FSK 調(diào)制解調(diào)原理 一、 2FSK 的調(diào)制原理 信號(hào)的時(shí)域表達(dá)式 二進(jìn)制頻移 鍵控（ 2FSK）是指載波的頻率受調(diào)制信號(hào)的控制，而幅度和相位保持不變。 第 11 頁 共 17 頁 圖 2FSK 信號(hào)時(shí)間波形 信號(hào)產(chǎn)生 通常 2FSK 信號(hào)可以由兩種電路實(shí)現(xiàn)。圖 是 2FSK 非相干解調(diào)原理方框圖。若抽樣值 1x 2x ,判為 1f 頻率代表的數(shù)字 基帶信號(hào)；若抽樣值若抽樣值 1x 2x ,判為 2f 頻率代表的數(shù)字基帶信號(hào)。 （ a）原理框圖 （ b）各點(diǎn)波形 圖 2FSK 信號(hào)的過零檢測(cè)法 a b c d e f 第 14 頁 共 17 頁 第三章 調(diào)制解調(diào)器系統(tǒng)方案設(shè)計(jì) 第一節(jié) 系統(tǒng)的實(shí)現(xiàn)原理 第二節(jié) FSK 調(diào)制方式的比較 第三節(jié) FSK 調(diào)制系統(tǒng)設(shè)計(jì) 第四節(jié) FSK 解調(diào)系統(tǒng)設(shè)計(jì) 第四章 軟件設(shè)計(jì)及仿真 第五章 總結(jié) 致謝 參考文獻(xiàn) 第 15 頁 共 17 頁 第 16 頁 共 17 頁
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