基于fpga的fsk調(diào)制解調(diào)器設(shè)計畢業(yè)設(shè)計(論文)-文庫吧
2025-05-16 15:32 本頁面
【正文】 ........... 10 一、 2FSK的調(diào)制原理 ............................................................................................................ 10 二、 2FSK信號的解調(diào) ............................................................................................................. 12 第三章 調(diào)制解調(diào)器系統(tǒng)方案設(shè)計 ......................................................................................................... 14 第一節(jié) 系統(tǒng)的實現(xiàn)原理 ................................................................................................................ 14 第二節(jié) FSK調(diào)制方式的比較 .......................................................................................................... 14 第三節(jié) FSK調(diào)制系統(tǒng)設(shè)計 ............................................................................................................. 14 第四節(jié) FSK解調(diào)系統(tǒng)設(shè)計 ............................................................................................................ 14 第四章 軟件設(shè)計及仿真 ....................................................................................................................... 14 第五章 總結(jié) ......................................................................................................................................... 14 致謝 ..................................................................................................................................................... 14 參考文獻(xiàn) .............................................................................................................................................. 14 第 4 頁 共 17 頁 前 言 第一章 FPGA 設(shè)計基礎(chǔ) 第一節(jié) FPGA 簡介 一、背景 以硬件描述語言（ Verilog 或 VHDL）所完成的 電路 設(shè)計，可以經(jīng)過簡 單的綜合與布局，快速的 燒錄 至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證 的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門 電路 （比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計師 可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個電路 試驗板被放在了一個 芯片 里。一個出廠后的 成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。 FPGA 一般來說比 ASIC（專用 集成芯片 ）的速度要慢，無法完成復(fù)雜的設(shè)計，但是 功耗 較低。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的 FPGA。因為這些 芯片 有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。另外一種方法是用 CPLD（復(fù)雜 可編程邏輯器件 備）。 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。 CPLD 和 FPGA 包括了一些相對大數(shù)量的可編輯 邏輯單元 。 CPLD 邏輯門的密度在幾千到幾萬個 邏輯單元 之間，而 FPGA 通常是在幾萬到幾百萬。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 是一個有點限制性的結(jié)構(gòu)。這個結(jié)構(gòu)由一個或者多個可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和 邏輯單元 對連接單元高比率的優(yōu)點。而FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD 和 FPGA 另外一個區(qū)別是大多數(shù)的 FPGA 含有高層次 的內(nèi)置模塊（比如 加法器 和乘法器）和內(nèi)置的 記憶體 。因此一個有關(guān)的重要區(qū)別是很多新的 FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。 CPLD 和 FPGA 還有一個區(qū)別： CPLD 下電之后，原有燒入的邏輯結(jié)構(gòu)不會消失；而 FPGA 下電之后，再次上電時，需要重新加載 FLASH 里面的邏輯代碼，需要一定的加載時間。 FPGA（現(xiàn)場 可編程邏輯器件 ）產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來的通信擴(kuò)展到消費(fèi)電子、汽車電 子、工業(yè)控制、測試測量等廣泛的領(lǐng)域。而應(yīng)用的變化也使 FPGA 產(chǎn)品近幾年的演進(jìn)趨勢越來越明顯：一方面， FPGA 供應(yīng)商致力于采用當(dāng)前最先進(jìn)的工藝來提升產(chǎn)品的性能，降低產(chǎn)品的成本；另一方面，越來越多的通用 IP（知識產(chǎn)權(quán)）或客戶定制 IP 被引入 FPGA 中，以滿足客戶產(chǎn)品快速上市的要求。此外， FPGA 企業(yè)都在大力降低產(chǎn)品的 功耗 ，滿足業(yè)界越來越苛刻的低功耗需求。 第 5 頁 共 17 頁 二、 工作原理 FPGA 采用了 邏輯
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