【正文】 認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。其語(yǔ)句結(jié)構(gòu)上吸取了Fortran和C等計(jì)算機(jī)高級(jí)語(yǔ)言的語(yǔ)句，只要具備高級(jí)語(yǔ)言編程技能和數(shù)字邏輯電路的設(shè)計(jì)基礎(chǔ)，就可以在較短時(shí)間內(nèi)學(xué)會(huì)VHDL語(yǔ)言。、VHDL 語(yǔ)言的特點(diǎn)（1）VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。 （2）VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力 VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門(mén)級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。 （3）VHDL 語(yǔ)言具有很強(qiáng)的移植能力 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 （4）VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。 （5）VHDL 語(yǔ)言程序易于共享和復(fù)用 VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。、VHDL語(yǔ)言的基本結(jié)構(gòu)一個(gè)VHDL語(yǔ)言的設(shè)計(jì)程序描述的是一個(gè)電路單元，這個(gè)電路單元可以是一個(gè)門(mén)電路，或者是一個(gè)計(jì)數(shù)器，也可以是一個(gè)CPU。一般情況下，一個(gè)完整的VHDL語(yǔ)言程序至少要包含實(shí)體、結(jié)構(gòu)體和程序包三個(gè)部分。第一部分是程序包，程序包是用VHDL語(yǔ)言編寫(xiě)的共享文件，定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將用到的常數(shù)、數(shù)據(jù)類(lèi)型、子程序和設(shè)計(jì)好的電路單元等，放在文件目錄為IEEE的程序包庫(kù)中。第二部分是程序?qū)嶓w，實(shí)體給出電路單元的外部輸入/輸出接口信號(hào)和引腳信息，程序的實(shí)體名稱是任意取的，但必須與VHDL程序的文件名稱相同。實(shí)體的標(biāo)識(shí)符是entity，實(shí)體以entity開(kāi)頭，以end結(jié)束。第三部分是程序的結(jié)構(gòu)體，具體描述電路內(nèi)部結(jié)構(gòu)和邏輯功能。結(jié)構(gòu)體有三種描述方式，分別是行為（BEHAVIOR）描述方式、數(shù)據(jù)流（DATAFLOW）描述方式和結(jié)構(gòu)（STRUCTURE）描述方式。結(jié)構(gòu)體以標(biāo)識(shí)符architecture開(kāi)頭，以end結(jié)尾。結(jié)構(gòu)體的名稱是任意取的。、本章小結(jié) 隨著EDA技術(shù)的普及，硬件設(shè)計(jì)開(kāi)發(fā)變得越來(lái)越方便、快捷。所以了解并掌握EDA技術(shù)的理論和熟練使用相應(yīng)的設(shè)計(jì)工具，更顯得必不可少。本人通過(guò)翻閱各種資料，如：機(jī)械工業(yè)出版社出版的《EDA與數(shù)字系統(tǒng)設(shè)計(jì)》一書(shū)，詳細(xì)的了解了EDA技術(shù)的發(fā)展過(guò)程并知道了目前較為流行的設(shè)計(jì)工具有哪些，為本次畢業(yè)設(shè)計(jì)做好了必要準(zhǔn)備，并初步制定了設(shè)計(jì)方案。第三章 2FSK調(diào)制解調(diào)基本原理、2FSK的調(diào)制原理頻移鍵控是利用載波的頻率變化來(lái)傳遞數(shù)字信息。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在和兩個(gè)頻率點(diǎn)間變化?！?”對(duì)應(yīng)于載波頻率，“0”對(duì)應(yīng)載波頻率，但是它們的振幅和初始相位不變化。其表達(dá)式為[1]： (31)其波形圖如下：圖3－1 2FSK調(diào)制2FSK信號(hào)的產(chǎn)生方法主要有兩種。一種可以常采用模擬調(diào)頻電路來(lái)實(shí)現(xiàn)；另一種可以采用鍵控法來(lái)實(shí)現(xiàn)，既在二進(jìn)制基帶矩形脈沖序列的控制下通過(guò)開(kāi)關(guān)電路對(duì)兩個(gè)不同的獨(dú)立頻率源進(jìn)行選通，使其在每一個(gè)碼元周期Ts輸出f1或f2兩個(gè)載波之一。這兩種方法產(chǎn)生的2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。而鍵控法產(chǎn)生的2FSK信號(hào)，是由電子開(kāi)關(guān)在兩個(gè)獨(dú)立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。圖3－2 鍵控法產(chǎn)生2FSK信號(hào)原理圖、2FSK的解調(diào)原理數(shù)字頻率鍵控（FSK）信號(hào)常用的解調(diào)方法有很多種如：（1）、同步（相干）解調(diào)法在同步解調(diào)器中，有上、下兩個(gè)支路，輸入的 FSK信號(hào)經(jīng)過(guò)和兩個(gè)帶通濾波器后變成了上、下兩路ASK信號(hào)，之后其解調(diào)原理與ASK類(lèi)似，但判決需對(duì)上、下兩支路比較來(lái)進(jìn)行。假設(shè)上支路低通濾波器輸出為x1，下支路低通濾波器輸出為x2，則判決準(zhǔn)則是： （3－2）圖3－3 相干解調(diào)法原理框圖接收信號(hào)經(jīng)過(guò)并聯(lián)的兩路帶通濾波器進(jìn)行濾波與本地相干載波相乘和包絡(luò)檢波后，進(jìn)行抽樣判決，判決的準(zhǔn)則是比較兩路信號(hào)包絡(luò)的大小。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：如果上支的信號(hào)包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。 （2）、2FSK濾波非相干解調(diào) 輸入的FSK中頻信號(hào)分別經(jīng)過(guò)中心頻為、的帶通濾波器，然后分別經(jīng)過(guò)包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時(shí)抽樣（其中k為整數(shù)），并且將這些值進(jìn)行比較。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。圖3－4 濾波非相干解調(diào)原理框圖、本章小結(jié) FSK是數(shù)字通信中不可或缺的一種調(diào)試方式。其優(yōu)點(diǎn)是抗干擾能力較強(qiáng)，不受信道參數(shù)變化的影響，因此FSK特別適合應(yīng)用于衰落信道；缺點(diǎn)是占用頻帶較寬，頻帶利用率較低。目前，調(diào)頻體制主要應(yīng)用于中、低速數(shù)據(jù)傳輸中。隨著新技術(shù)的應(yīng)用，一些新型調(diào)制系統(tǒng)（如QAM）也隨之出現(xiàn)，同時(shí)FSK的實(shí)現(xiàn)方法也有所革新，或許今后我們會(huì)迎來(lái)軟件無(wú)線電的時(shí)代。第四章 基于VHDL語(yǔ)言的2FSK調(diào)制解調(diào)設(shè)計(jì) 圖4－1為本調(diào)制解調(diào)設(shè)計(jì)的系統(tǒng)頂層。其中實(shí)體DIV為分頻器，將頻率為f的時(shí)鐘信號(hào)‘clk’，分為頻率為1/2f的信號(hào)f1,與頻率為1/12f的信號(hào)f2。實(shí)體signal1是一個(gè)信號(hào)發(fā)生器，循環(huán)產(chǎn)生‘110’的數(shù)字信號(hào)。實(shí)體FSKmod是2FSK信號(hào)的調(diào)制器，通過(guò)信號(hào)發(fā)生器的‘date’基帶信號(hào)將頻率為f1和f2的載波調(diào)制成2FSK信號(hào)。實(shí)體FSKdemod是2FSK信號(hào)的解調(diào)器，將收到的2FSK信號(hào)解調(diào)為基帶信號(hào)。圖4－1 調(diào)制解調(diào)系統(tǒng)框圖 、2FSK調(diào)制器設(shè)計(jì)、基于VHDL語(yǔ)言的調(diào)制程序library ieee。 IEEE標(biāo)準(zhǔn)庫(kù)use 。程序包 use 。use 。entity FSKmod is FSKmod是實(shí)體名稱port(clk :in std_logic。 系統(tǒng)時(shí)鐘（輸入） start :in std_logic。 復(fù)位信號(hào)（輸入） x :in std_logic。 基帶信號(hào)（輸入） f1 :in std_logic。 載波信號(hào)f1（輸入） f2 :in std_logic。 載波信號(hào)f2（輸入） fsk :out std_logic)。 已調(diào)信號(hào)（輸出）end FSKmod。architecture behav of FSKmod is behav是結(jié)構(gòu)體名begin 此進(jìn)程完成對(duì)基帶信號(hào)的FSK調(diào)制process(clk,x) beginif clk39。event and clk=39。139。 then 下列操作都在時(shí)鐘上升沿進(jìn)行if start=39。039。 then fsk=39。039。 當(dāng)start＝39。139。時(shí)fsk開(kāi)始輸出信號(hào) elsif x=39。039。 then fsk=f1。 當(dāng)輸入的基帶信號(hào)x=39。039。時(shí)，輸出的調(diào)制信號(hào)y為f1 else fsk=f2。 當(dāng)輸入的基帶信號(hào)x=39。139。時(shí)，輸出的調(diào)制信號(hào)y為f2 end if。end if。end process。end behav。此程序完成FSK信號(hào)的調(diào)