【正文】 門陣列 FPGA，通過 EDA 技術(shù)，采用 VerilogHDL硬件描述語言實(shí)現(xiàn)樂曲演奏電路設(shè)計。由于它們完全不同的工作原理， 一般來講，同樣的邏輯，基于 FPGA 設(shè)計 比基于單片機(jī) 設(shè)計 快很多。在ASIC 和 PLD 器件方面，向高密度、超高速、低電壓、低功耗方向發(fā)展。其原理圖如圖 3 所示。其原理圖如圖 4所示。 圖 5 蜂鳴器電路 七段數(shù)碼管和普通發(fā)光二極管的發(fā)光原理一樣，為了進(jìn)行直觀顯示而將普通發(fā)光二極管封裝在一起，能夠進(jìn)行 16進(jìn)制數(shù)字顯示；有共陽極和共陰極之分，該設(shè)計采用共陰極的連接方式，在控制端輸入高點(diǎn)平的時候發(fā)光，在輸入低電平的時候就不發(fā)光。每來一個時鐘脈沖信號 (Clk)， 8位二進(jìn)制計數(shù)器就計數(shù)一次， ROM 文件中的地址也就隨著遞增，音符數(shù)據(jù) ROM 中的音符也就一個接一個連續(xù)的取出來了。 h 0 1 cl kSELR S TT o n e I n d e x [ 3 . . 0 ]co m b ~ [ 7 . . 0 ]co m b ~ [ 1 5 . . 8 ]C o u n t e r[ 7 . . 0 ]10 [4]中的計數(shù)器按 4Hz 的時鐘頻率作加法計數(shù)時，即隨地址遞增時，將從音符數(shù)據(jù) ROM 中將連續(xù)取出 4個音符 “3” 通過 toneindex[3..0]端口輸向分頻預(yù)置數(shù)模塊。 在這個模塊的 VHDL 邏輯描述中設(shè)置了四四拍樂曲中全部音符所對應(yīng)的分頻預(yù)置數(shù)，共 13 個，每一音符的停留時間由音樂節(jié)拍和地址發(fā)生器模塊的時鐘（ Clk）的輸入頻率決定，在此為 4Hz。 (1) 音樂符數(shù)控 11 分頻電路模塊 T on eT ab ain s tInd ex [3. .0] C O D E [3. .0]H IG HT on e[ 10 ..0]11 圖 10 音樂符數(shù)控 11 分頻電路模塊 (2) 音樂符數(shù)控 11 分頻電路模塊 RTL 電路圖 圖 11 音樂符數(shù)控 11 分頻電路模塊 RTL 電路圖 (3) 音樂符數(shù)控 11 分頻模塊電路 VHDL 程序設(shè)計 音符的頻率由數(shù)控分頻模塊獲得，這是一個數(shù)控分頻電路。它計滿時所需要的計數(shù)初值可由下式來表示。 h 0 1 2 39。 h B 12 相應(yīng)音符頻率的兩倍值。例如在分頻預(yù)置數(shù)模塊中若取 tone[10..0]=1036，將發(fā)出音符為“3” 音的信號頻率。 Data_radix = dec。首先在 File 菜單下的 New 菜單上選擇 Text Editor File 命令，進(jìn)入文本編輯器，然后輸入以上格式的數(shù)據(jù)文件。 ROM 文件 ： (1) 進(jìn)入 QUARTUS||，選菜單 TOOLmegawizard plugin manager，選擇“creat a new?” ，然后按 “next” 鍵，選擇 LPMROM；最后在 browse 下的欄中鍵入路徑與輸出文件名 ,注意后綴 vhd 小寫。 15 第三章 系統(tǒng)軟硬件調(diào)試 NoteTabs 音樂節(jié)拍和音調(diào)發(fā)生器模塊的仿真 將所編寫的音樂節(jié)拍和音調(diào)模塊 NoteTabs 的程序設(shè)為工程，選用 Altera公司的 Cyclone 系列中的 EPIC12Q240C8 為目標(biāo)芯片進(jìn)行仿真。 仿真結(jié)果如下圖： 17 圖 14 Speakera 音樂符數(shù)控分頻模塊 波形 仿真 模塊功能分析與調(diào)試 Speakera 音樂符數(shù)控分頻此模塊的功能是根據(jù)初始值 Tone 的值，對輸入時鐘信號 Clk 的頻率進(jìn)行分頻，得到想要的音符的發(fā)聲頻率 其時鐘（ Clk）端輸入的是在十六進(jìn)制模塊里對 12MHz 的信號進(jìn)行 16 分頻得到的 750KHz， 750KHz 的信號根據(jù)分頻預(yù)置數(shù)模塊中所提供的計數(shù)初值，分別得出相應(yīng)音符頻率的兩倍值。 750KHz 的時鐘脈沖信號是給數(shù)控分頻模塊提供時鐘信號。 在這個仿真波形圖中， Tone 的值可設(shè)為 6c0（即高音 1 的分頻預(yù)置數(shù)18 1728）， Clk 的頻率為 750KHz， spkout 輸出的脈沖信號的周期為 （即），接近高音 1的發(fā)聲頻率。另外要使更改樂曲方便，主要通過重新設(shè)置音符數(shù)據(jù)文件，再對其進(jìn)行 LPMROM 定制。 Use 。 tone : out std_logic_vector(10 downto 0))。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。 End process?；仡櫞舜握n程的設(shè)計，從不斷的尋找書籍，網(wǎng)絡(luò)上的查找到設(shè)計電路，從制定好題目到完成整個設(shè)計，從理論到實(shí)踐，我確實(shí)學(xué)到了很多東西。值此成文之際，我向 老師表示衷心的感謝。音樂節(jié)拍和音調(diào)發(fā)生器模塊 USE 。音樂選擇鍵 RST : IN STD_LOGIC。 clock : IN STD_LOGIC 。8 位二進(jìn)制計數(shù)器 BEGIN CNT8 : PROCESS(clk, Counter,sel,rst) BEGIN IF ((clk39。039。 IF ((clk39。039。 END PROCESS。音樂譜對應(yīng)分頻預(yù)制數(shù)查表電路模塊 USE 。音樂高 8 度指示 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 HIGH =39。 HIGH =39。 CODE=0010。 WHEN 0011 = Tone=10000001100 。1036。039。 HIGH =39。 CODE=0111。 WHEN 1000 = Tone=10110000010 。1410。139。 HIGH =39。 CODE=0101。 WHEN 1101 = Tone=11010000100 。1668。139。 3． 音符的頻率由數(shù)控分頻模塊 VHDL 程序如下： LIBRARY IEEE。音調(diào)頻率信號 12MHZ Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) 。139。139。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預(yù)置計數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 THEN IF Count11 = 167FF THEN Count11 := Tone 。 FullSpkS = 39。 END PROCESS。139。 THEN SpkS = 39。 END IF。 4．樂曲演奏程序 WIDTH = 4 。 CONTENT BEGIN 3 3 3 3 5 5 5 6 28 8 8 8 9 6 8 5 5 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 03 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 3 3 3 3 8 8 8 8 6 8 6 5 3 5 6 8 5 5 5 5 5 5 5 5 0 0 0 0 0 0 0 0 0 5 1 3 5 1 7 3 5 0 5 0 6 7 1 6 6 5 5 0 0 3 2 1 1 1 3 2 1 1 1 2 3 2 1 1 6 2 3 2 1 6 2 3 2 0 0 0 5 2 6 7 1 2 1 0 0 3 5 3 2 1 5 7 0 0 6 7 1 1 1 2 3 2 0 0 0 5 1 3 5 1 7 3 5 5 6 7 1 6 6 5 5 0 3 2 29 1 1 1 3 2 1 1 1 2 3 0 2 6 7 1 2 5． 定制好的 ROM 文件 VHDL 程序如下： LIBRARY ieee。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 lpm_widthad : NATURAL。 PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 BEGIN q = sub_wire0(3 DOWNT