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正文內(nèi)容

集成電路原理與設(shè)計重點內(nèi)容總結(jié)-在線瀏覽

2024-08-05 19:07本頁面
  

【正文】 對同樣的掩膜版,用負(fù)膠和正膠在硅片上得到是圖形剛好相反。制作n阱首先,對原始硅片進(jìn)行熱氧化,形成初始氧化層作為阱區(qū)注入的掩蔽層。通過注磷在窗口下形成n阱,注入后要進(jìn)行高溫退火,又叫阱區(qū)推進(jìn),一方面使雜質(zhì)激活,另一方面使注入雜質(zhì)達(dá)到一定的深度分布。然后淀積氮化硅,它的作用是作為場區(qū)氧化的掩蔽膜,一方面因為氧或水汽通過氮化硅層的擴(kuò)散速度極慢,這就有效地阻止了氧到達(dá)硅表面;另一方面氮化硅本身的氧化速度極慢,只相當(dāng)于硅氧化速度的1/25。接下來進(jìn)行熱氧化,由于有源區(qū)有氮化硅保護(hù),不會被氧化,只在場區(qū)通過氧和硅起反應(yīng)生成二氧化硅。硅柵工藝實現(xiàn)了柵和源、漏區(qū)自對準(zhǔn),減少了柵源和柵漏的覆蓋長度,從而減小了寄生電容。形成源、漏區(qū)形成金屬互連線P阱:鳥嘴效應(yīng):(P23)在場區(qū)氧化過程中,氧也會通過氮化硅邊緣向有源區(qū)侵蝕,在有源區(qū)邊緣形成氧化層,伸進(jìn)有源區(qū)的這部分氧化層被形象地稱為鳥嘴,它使實際的有源區(qū)面積比版圖設(shè)計的面積縮小。在CMOS晶片中,在電源和地線之間由于寄生的PNP和NPN雙極型BJT相互影響而產(chǎn)生的低阻抗通路,它的存在會使電源和地之間產(chǎn)生大電流,從而破壞芯片或者引起系統(tǒng)錯誤。由于Q1和Q2交叉耦合形成正反饋回路,一旦其中有一個晶體管導(dǎo)通,電流將在Q1和Q2之間循環(huán)放大。一旦發(fā)生閂鎖效應(yīng)可能造成電路永久性破壞,可以采取以下主要措施防止閂鎖效應(yīng):(1)減小阱區(qū)和襯底的寄生電阻RW和RS,這樣可以減小寄生雙極晶體管發(fā)射結(jié)的正向偏壓,防止Q1和Q2導(dǎo)通。(2)降低寄生雙極晶體管的增益。(4)加保護(hù)環(huán),保護(hù)環(huán)起到削弱寄生NPN晶體管和寄生PNP晶體管之間的耦合作用。(6)采用SOICMOS技術(shù)是消除閂鎖效應(yīng)的最有效途徑。工作原理: 如圖所示的CMOS反相器電路結(jié)構(gòu)示意圖分析其工作過程如下:Vi=“0”時:VGSn=0,VGSp=VDD222。VO=“1”=VDDVi=“1”時:VGSn=Vi,VGSp=0222。VO=“0”(=0V)即:VOHVOL=VDD222。直流電壓傳輸特性:瞬態(tài)特性: 傳輸延遲時間、負(fù)載電容、最高頻率。開門電平: 電路允許的輸入高電平的下限關(guān)門電平: 電路允許的輸入低電平的上限上升時間: 下降時間: 輸出從高向低轉(zhuǎn)換的傳輸延遲時間:從輸入信號上升邊的50%到輸出信號下降邊的50%所經(jīng)過的延遲時間。tpLH電路的平均傳輸延遲時間tp=tpHL+tpLH2CMOS反相器的設(shè)計:(P230231)設(shè)計一個CMOS反相器。解:由代入得因為,所以又根據(jù),由于外部負(fù)載電容很大可以忽略輸出節(jié)點pn結(jié)電容,得到同理可得,取,則得CMOS與NMOS反相器性能比較:(P236237)如果把CMOS反相器中的PMOS管作為負(fù)載元件,則CMOS反相器和幾種NMOS反相器的性能差別主要是負(fù)載元件的性能差別引起的。CMOS反相器中的PMOS管是作為開關(guān)器件,在輸出高電平時只有PMOS導(dǎo)通,在輸出低電平時只有NMOS導(dǎo)通,因此是無比電路,可以獲得最大的邏輯擺幅,而且不存在直流導(dǎo)通電流,有利于減小靜態(tài)功耗。CMOS反相器可以采用對稱設(shè)計,負(fù)載特性和驅(qū)動管特性是對稱的,使tr=tf,從而有利于提高速度。CMOS反相器可以采用對稱設(shè)計,從而可以獲得最大的直流噪聲容限。CMOS電路的靜態(tài)功耗非常小,只有泄漏電流引起的靜態(tài)功耗,因而極大減小的芯片的維持功耗,更加符合發(fā)展便攜式設(shè)備的需求。設(shè)計一個CMOS或非門:(P243244) 設(shè)計一個兩輸入或非門,已知,CL=1pF,VDD=5V,VTN=,VTP=,有KN39。=60106A/V2。可以看出,在同樣速度情況下,采用與非門可以比或非門節(jié)省面積。(串與并或) PMOS上拉網(wǎng)絡(luò):PMOS管串聯(lián)實現(xiàn)或操作,并聯(lián)實現(xiàn)與操作。請畫出用靜態(tài)CMOS實現(xiàn)函數(shù)的晶體管級電路圖:(P246)簡述類NMOS電路的優(yōu)缺點:(P251)優(yōu)點:n輸入邏輯門需要(n+1)個MOS管,在實現(xiàn)復(fù)雜邏輯門時有利于減小面積。應(yīng)用:可以用于對面積要求嚴(yán)格而性能要求不高的情況。這種雙向?qū)ㄌ匦越o它的應(yīng)用帶來極大的靈活性。特點:CMOS傳輸門更接近理想開關(guān),斷開時有很大的截止態(tài)電阻,導(dǎo)通后有較小的導(dǎo)通電阻。傳輸門為CMOS邏輯設(shè)計增加了靈活性,可以簡化邏輯電路,極大減少所需的晶體管數(shù)目,有利于提高速度和集成度。PMOS傳輸管可以無損失地傳輸高電平,但傳輸?shù)碗娖綍r會有閾值損失,只能達(dá)到VTP。當(dāng)時,截止上拉通路斷開,由于導(dǎo)通,使下拉通路可以根據(jù)輸入信號求值
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