集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié)(完整版)
【正文】 了寄生電容。制作n阱首先，對(duì)原始硅片進(jìn)行熱氧化，形成初始氧化層作為阱區(qū)注入的掩蔽層。是CV和CE的折中。，速度提高K倍，功耗降低K2倍。，使用不方便。需要高性能取l接近于K，需要低功耗取l接近于1。然后，根據(jù)n阱的版圖進(jìn)行光刻和刻蝕，在氧化層上開出n阱區(qū)窗口。硅柵工藝也叫自對(duì)準(zhǔn)工藝。在版圖設(shè)計(jì)中合理安排n阱接VDD和p型襯底接地的引線孔，減小寄生雙極晶體管基極到阱或襯底引出端的距離。p管導(dǎo)通，n管截止222。tpHL輸出從低向高轉(zhuǎn)換的傳輸延遲時(shí)間：從輸入信號(hào)下降邊的50%到輸出信號(hào)上升邊的50%所經(jīng)過(guò)的延遲時(shí)間。NMOS反相器轉(zhuǎn)變區(qū)增益有限，噪聲容限小。根據(jù)等效反相器分析，或非門上升時(shí)間根據(jù)，CL=1pF，VDD=5V，αP=VTP/VDD=，可得到KPeff=104A/V2或非門的下降時(shí)間根據(jù)，CL=1pF，VDD=5V，αN=VTN/VDD=，可得到KNeff=104A/V2由于或非門中2個(gè)PMOS管串聯(lián)對(duì)負(fù)載電容充電，因此要求KP1=KP2=2KPeff=104A/V2考慮最壞情況下只有一個(gè)NMOS管導(dǎo)通對(duì)負(fù)載電容放電，要滿足下降時(shí)間要求，則有KN1=KN2=KNeff=104A/V2取 LN=LP=則有 WP1=WP2= WN1=WN2=如果是設(shè)計(jì)一個(gè)兩輸入與非門，則在同樣性能要求和同樣參數(shù)下，得到WP1=WP2=， WN1=WN2=。CMOS傳輸門及特點(diǎn)：(P253254)CMOS傳輸門：MOS晶體管的源、漏區(qū)是完全對(duì)稱的結(jié)構(gòu)，因此MOS晶體管的源、漏極可以互換。解釋預(yù)充求值動(dòng)態(tài)CMOS與非門的工作原理:工作原理：當(dāng)時(shí)電路處于預(yù)充階段，導(dǎo)通對(duì)輸出節(jié)點(diǎn)電容充電，由于截止，下拉通路斷開，使輸出電平達(dá)到高電平。當(dāng)時(shí)，若A=B=1，則M1,M2和MN1構(gòu)成的下拉通路導(dǎo)通，使V1放電到低電平，反相后輸出為高電平。但是對(duì)于一定的工藝水平，MOS管的閾值電壓有確定的值。電路的動(dòng)態(tài)功耗還與電路節(jié)點(diǎn)的開關(guān)活動(dòng)因子有關(guān)，因?yàn)橹挥挟?dāng)輸出節(jié)點(diǎn)出現(xiàn)從0到1的邏輯轉(zhuǎn)換時(shí)才從電源吸取能量。靜態(tài)功耗：靜態(tài)功耗主要是由各種泄漏電流引起，其中MOS管的亞閾值電流有很大影響。第六章 CMOS集成電路的I/O設(shè)計(jì)CMOS集成電路中輸入緩沖器的作用是什么？ESD保護(hù)電路的類型及作用是什么？輸入緩沖器有兩方面作用：一是作為電平轉(zhuǎn)換的接口電路；另一個(gè)是改善輸入信號(hào)的驅(qū)動(dòng)能力。三態(tài)輸出的三種輸出狀態(tài),畫出常用的CMOS三態(tài)輸出電路:三種輸出狀態(tài)：輸出高電平狀態(tài)，輸出低電平狀態(tài)，高阻態(tài)。由于SRAM工作速度快，常用來(lái)做高速緩沖存儲(chǔ)器(cache)。若讀“0”則位線BL保持高電平，而BL通過(guò)M1和M5放電。明確設(shè)計(jì)要求后，就需要把設(shè)計(jì)要求轉(zhuǎn)化為可以執(zhí)行和仿真驗(yàn)證的高層級(jí)行為描述。（5）滿足時(shí)序要求的版圖在送去制作掩模版之前，需要進(jìn)行設(shè)計(jì)規(guī)則檢查等以確保版圖正確。加工出的硅片要進(jìn)行測(cè)試分析，評(píng)估樣片是否滿足預(yù)定設(shè)計(jì)要求。（2）經(jīng)仿真驗(yàn)證正確的高層級(jí)行為描述被送入高層級(jí)綜合工具，由該工具完成行為級(jí)描述到數(shù)據(jù)通路單元的映射，從而把行為描述轉(zhuǎn)化為一系列并行操作，得到RTL硬件描述。（P383384）第八章 集成電路的設(shè)計(jì)方法和版圖設(shè)計(jì)集成電路設(shè)計(jì)：設(shè)計(jì)方法：topdown(自頂向下) and bottomup（自底向上）設(shè)計(jì)流程圖：集成電路的設(shè)計(jì)方法：P407根據(jù)IC開發(fā)過(guò)程所需掩膜版數(shù)目的不同，IC的設(shè)計(jì)方法可分為三種：基于可編程邏輯器件（Programmable Logic Device,簡(jiǎn)稱PLD）的設(shè)計(jì)方法、半定制設(shè)計(jì)方法、定制設(shè)計(jì)方法。 工作原理：對(duì)沒選中的單元，字線是低電平，2個(gè)門管截止，單元和外界隔離，靠雙穩(wěn)態(tài)電路保持信息。DRAM單元具有結(jié)構(gòu)簡(jiǎn)單、面積小、有利于提高集成度。靜電釋放ESD(Electro Static Discharge)保護(hù)電路的作用主要是兩方面：一是提供ESD電流的釋放通路；二是電壓鉗位，防止過(guò)大的電壓加到MOS器件上。采用可開關(guān)的源極電阻能減小亞閾值電流。采用并行結(jié)構(gòu)和流水線結(jié)構(gòu)可以在較低電源電壓或較低的時(shí)鐘頻率下達(dá)到同樣的電路性能，從而有效降低功耗。減小負(fù)載電容是降低動(dòng)態(tài)功耗的重要途徑。動(dòng)態(tài)電路的優(yōu)缺點(diǎn)：(P264265)CMOS邏輯電路的功耗：(P277)分類：動(dòng)態(tài)功耗、開關(guān)過(guò)程中的短路功耗和靜態(tài)功耗。若則形成下拉的導(dǎo)通通路，使輸出下降到低電平；否則和中至少有一個(gè)管子截止，輸出保持高電平。對(duì)于源、漏極
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