集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié)(參考版)
2025-06-28 19:07本頁面
【正文】 。加工出的硅片要進(jìn)行測試分析，評(píng)估樣片是否滿足預(yù)定設(shè)計(jì)要求。（5）滿足時(shí)序要求的版圖在送去制作掩模版之前，需要進(jìn)行設(shè)計(jì)規(guī)則檢查等以確保版圖正確。為了評(píng)估版圖中的寄生效應(yīng)對(duì)電路時(shí)序的影響，還需要進(jìn)一步從版圖中提取出寄生電容和寄生電阻，進(jìn)行后仿真。該網(wǎng)表記錄了構(gòu)成IC的庫單元以及它們之間的互連關(guān)系。（2）經(jīng)仿真驗(yàn)證正確的高層級(jí)行為描述被送入高層級(jí)綜合工具，由該工具完成行為級(jí)描述到數(shù)據(jù)通路單元的映射，從而把行為描述轉(zhuǎn)化為一系列并行操作，得到RTL硬件描述。明確設(shè)計(jì)要求后，就需要把設(shè)計(jì)要求轉(zhuǎn)化為可以執(zhí)行和仿真驗(yàn)證的高層級(jí)行為描述。ASIC：Application Specific Integrated Circuits專用集成電路；電源設(shè)計(jì)：P422版圖的檢查包括哪些內(nèi)容：版圖檢查：版圖檢查的目的是確保版圖的正確性，一般包括： 設(shè)計(jì)規(guī)則檢查（DRC，Design Rule Check） 電氣規(guī)則檢查（ERC，Electrical Rule Check） 版圖和電路圖的一致性檢查（LVS, Layout Versus Schematic） 版圖寄生參數(shù)提?。↙PE，Layout Parasitic Extraction） 后仿真簡述集成電路設(shè)計(jì)的典型流程：（1）復(fù)雜IC的設(shè)計(jì)往往從系統(tǒng)級(jí)開始。 固核：用HDL語言建立的模型和綜合后生成的網(wǎng)表。（P383384）第八章 集成電路的設(shè)計(jì)方法和版圖設(shè)計(jì)集成電路設(shè)計(jì)：設(shè)計(jì)方法：topdown(自頂向下) and bottomup（自底向上）設(shè)計(jì)流程圖：集成電路的設(shè)計(jì)方法：P407根據(jù)IC開發(fā)過程所需掩膜版數(shù)目的不同，IC的設(shè)計(jì)方法可分為三種：基于可編程邏輯器件（Programmable Logic Device,簡稱PLD）的設(shè)計(jì)方法、半定制設(shè)計(jì)方法、定制設(shè)計(jì)方法。若讀“0”則位線BL保持高電平，而BL通過M1和M5放電。讀操作時(shí)，位線BL和BL都預(yù)充到高電平VDD，同時(shí)通過行譯碼器使該單元字線為高電平。需要對(duì)某個(gè)單元寫入信息時(shí)，該單元的字線為高電平，使門管M5和M6導(dǎo)通。 工作原理：對(duì)沒選中的單元，字線是低電平，2個(gè)門管截止，單元和外界隔離，靠雙穩(wěn)態(tài)電路保持信息。由于SRAM工作速度快，常用來做高速緩沖存儲(chǔ)器(cache)。SRAM：(Static Random Access Memory)SRAM采用靜態(tài)存儲(chǔ)方式，靠雙穩(wěn)態(tài)電路存儲(chǔ)信息，信息存儲(chǔ)可靠，只要不斷電存儲(chǔ)信息可以長期保持。需要定時(shí)刷新，而且要使用靈敏/再生放大器。DRAM單元具有結(jié)構(gòu)簡單、面積小、有利于提高集成度。三態(tài)輸出的三種輸出狀態(tài),畫出常用的CMOS三態(tài)輸出電路:三種輸出狀態(tài)：輸出高電平狀態(tài)，輸出低電平狀態(tài)，高阻態(tài)。當(dāng)壓點(diǎn)相對(duì)地出現(xiàn)負(fù)脈沖應(yīng)力，則二極管D2導(dǎo)通，導(dǎo)通的二極管和電阻形成了ESD電流的泄放通路。畫出二極管輸入ESD保護(hù)電路，說明其工作原理:工作原理：對(duì)CMOS集成電路連接到壓點(diǎn)的輸入端常采用雙二極管保護(hù)電路。靜電釋放ESD(Electro Static Discharge)保護(hù)電路的作用主要是兩方面：一是提供ESD電流的釋放通路；二是電壓鉗位，防止過大的電壓加到MOS器件上。第六章 CMOS集成電路的I/O設(shè)計(jì)CMOS集成電路中輸入緩沖器的作用是什么？ESD保護(hù)電路的類型及作用是什么？輸入緩沖器有兩方面作用：一是作為電平轉(zhuǎn)換的接口電路；另一個(gè)是改善輸入信號(hào)的驅(qū)動(dòng)能力。而觸發(fā)器的輸出狀態(tài)在一個(gè)時(shí)鐘周期內(nèi)只能變化一次，它的輸出狀態(tài)決定于有效時(shí)鐘邊沿處的輸入狀態(tài)。動(dòng)態(tài)功耗的公式：短路功耗的公式：靜態(tài)功耗的公式:第五章 數(shù)字集成電路的基本模塊請畫出用傳輸門和CMOS反相器構(gòu)成的D鎖存器和D觸發(fā)器的原理圖，并說明D鎖存器工作原理:（P344345）工作原理：如圖所示，當(dāng)ck=1時(shí)傳輸門1導(dǎo)通，傳輸門2斷開，輸入數(shù)據(jù)D經(jīng)兩級(jí)反相器輸出；當(dāng)ck=0時(shí)，傳輸門1斷開，外部信號(hào)不起作用，傳輸門2導(dǎo)通，使兩個(gè)反相器輸入、輸出交叉耦合，構(gòu)成一個(gè)雙穩(wěn)態(tài)電路保持原來的數(shù)據(jù)。采用可開關(guān)的源極電阻能減小亞閾值電流。靜態(tài)功耗：靜態(tài)功耗主要是由各種泄漏電流引起，其中MOS管的亞閾值電流有很大影響。如果電源電壓小于VTN－VTP，可以使短路功耗基本消除，但電路不能滿足性能要求。輸出波形的上升、下降邊遠(yuǎn)大于輸入波形可以基本消除短路功耗，但會(huì)影響電路速度。采用并行結(jié)構(gòu)和流水線結(jié)構(gòu)可以在較低電源電壓或較低的時(shí)鐘頻率下達(dá)到同樣的電路性能，從而有效降低功耗。電路的動(dòng)態(tài)功耗還與電路節(jié)點(diǎn)的
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