集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié)(存儲(chǔ)版)
【正文】 的是不帶“非”的邏輯。但是由于各種泄漏電流的存在，使得實(shí)際CMOS電路的靜態(tài)功耗不為零。優(yōu)化的布局布線可以縮短連線路徑減小連線的寄生電容。如果電源電壓小于VTN－VTP，可以使短路功耗基本消除，但電路不能滿足性能要求。而觸發(fā)器的輸出狀態(tài)在一個(gè)時(shí)鐘周期內(nèi)只能變化一次，它的輸出狀態(tài)決定于有效時(shí)鐘邊沿處的輸入狀態(tài)。當(dāng)壓點(diǎn)相對(duì)地出現(xiàn)負(fù)脈沖應(yīng)力，則二極管D2導(dǎo)通，導(dǎo)通的二極管和電阻形成了ESD電流的泄放通路。SRAM：(Static Random Access Memory)SRAM采用靜態(tài)存儲(chǔ)方式，靠雙穩(wěn)態(tài)電路存儲(chǔ)信息，信息存儲(chǔ)可靠，只要不斷電存儲(chǔ)信息可以長(zhǎng)期保持。讀操作時(shí)，位線BL和BL都預(yù)充到高電平VDD，同時(shí)通過行譯碼器使該單元字線為高電平。ASIC：Application Specific Integrated Circuits專用集成電路；電源設(shè)計(jì)：P422版圖的檢查包括哪些內(nèi)容：版圖檢查：版圖檢查的目的是確保版圖的正確性，一般包括： 設(shè)計(jì)規(guī)則檢查（DRC，Design Rule Check） 電氣規(guī)則檢查（ERC，Electrical Rule Check） 版圖和電路圖的一致性檢查（LVS, Layout Versus Schematic） 版圖寄生參數(shù)提取（LPE，Layout Parasitic Extraction） 后仿真簡(jiǎn)述集成電路設(shè)計(jì)的典型流程：（1）復(fù)雜IC的設(shè)計(jì)往往從系統(tǒng)級(jí)開始。為了評(píng)估版圖中的寄生效應(yīng)對(duì)電路時(shí)序的影響，還需要進(jìn)一步從版圖中提取出寄生電容和寄生電阻，進(jìn)行后仿真。該網(wǎng)表記錄了構(gòu)成IC的庫單元以及它們之間的互連關(guān)系。 固核：用HDL語言建立的模型和綜合后生成的網(wǎng)表。需要對(duì)某個(gè)單元寫入信息時(shí)，該單元的字線為高電平，使門管M5和M6導(dǎo)通。需要定時(shí)刷新，而且要使用靈敏/再生放大器。畫出二極管輸入ESD保護(hù)電路，說明其工作原理:工作原理：對(duì)CMOS集成電路連接到壓點(diǎn)的輸入端常采用雙二極管保護(hù)電路。動(dòng)態(tài)功耗的公式：短路功耗的公式：靜態(tài)功耗的公式:第五章 數(shù)字集成電路的基本模塊請(qǐng)畫出用傳輸門和CMOS反相器構(gòu)成的D鎖存器和D觸發(fā)器的原理圖，并說明D鎖存器工作原理:（P344345）工作原理：如圖所示，當(dāng)ck=1時(shí)傳輸門1導(dǎo)通，傳輸門2斷開，輸入數(shù)據(jù)D經(jīng)兩級(jí)反相器輸出；當(dāng)ck=0時(shí)，傳輸門1斷開，外部信號(hào)不起作用，傳輸門2導(dǎo)通，使兩個(gè)反相器輸入、輸出交叉耦合，構(gòu)成一個(gè)雙穩(wěn)態(tài)電路保持原來的數(shù)據(jù)。輸出波形的上升、下降邊遠(yuǎn)大于輸入波形可以基本消除短路功耗，但會(huì)影響電路速度。因此對(duì)電源電壓的選擇有一個(gè)綜合考慮。在輸入信號(hào)上升或下降過程中，在VTNVinVDD+VTP范圍內(nèi)將使NMOS管和PMOS管都導(dǎo)通，出現(xiàn)從電源到低的直流導(dǎo)通電流，引起開關(guān)過程中附加的短路功耗。多米諾CMOS電路的工作原理：(P269270)多米諾CMOS電路由一級(jí)預(yù)充求值的動(dòng)態(tài)邏輯門加一級(jí)靜態(tài)CMOS反相器構(gòu)成。傳輸電平無閾值損失。（串或并與） 但最終實(shí)現(xiàn)是帶非的邏輯功能。另外，CMOS電路有全電源電壓的邏輯擺幅，可以在低電壓下工作，因而更適合于深亞微米技術(shù)發(fā)展的要求。從直流特性看，由于NMOS反相器中的負(fù)載元件是常導(dǎo)通的，因此輸出低電平?jīng)Q定于電路的分壓比，是有比反相器，達(dá)不到最大邏輯擺幅，而且有較大的靜態(tài)功耗。最大邏輯擺幅，且輸出擺幅與p、n管W/L無關(guān)（無比電路）。(5)用外延襯底。如圖所示，如果外界噪聲或其他干擾使Vout高于VDD或低于0，則引起寄生雙極型晶體管Q3或Q4導(dǎo)通，而Q3或Q4導(dǎo)通又為Q1和Q2提供了基極電流，并通過RW或RS使Q1或Q2的發(fā)射結(jié)正偏，導(dǎo)致Q1或Q2導(dǎo)通。通過光刻和刻蝕去掉場(chǎng)區(qū)的氮化硅和緩沖的二氧化硅。正膠：在曝光時(shí)被光照的光刻膠發(fā)生分解反應(yīng)，在顯影時(shí)很容易被去掉，而沒有被曝光的光刻膠顯影后仍然保留。集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié) 第一章 緒論 摩爾定律：(P4)集成度大約是每18個(gè)月翻一番或者集成度每三年4倍的增長(zhǎng)規(guī)律就是世界上公認(rèn)的摩爾定律。，速度提高K2倍。光刻膠中正膠和負(fù)膠的區(qū)別:(P16)負(fù)膠：曝光的光刻膠發(fā)生聚合反應(yīng)，變得堅(jiān)固，不易去掉。然后淀積氮化硅，它的作用是作為場(chǎng)區(qū)氧化的掩蔽膜，一方面因?yàn)檠趸蛩ㄟ^氮化硅層的擴(kuò)散速度極慢，這就有效地阻止了氧到達(dá)硅表面；另一方面氮化硅本身的氧化速度極慢，只相當(dāng)于硅氧化速度
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