集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié)-wenkub
2023-07-10 19:07:11 本頁面
【正文】 然后淀積氮化硅，它的作用是作為場區(qū)氧化的掩蔽膜，一方面因?yàn)檠趸蛩ㄟ^氮化硅層的擴(kuò)散速度極慢，這就有效地阻止了氧到達(dá)硅表面；另一方面氮化硅本身的氧化速度極慢，只相當(dāng)于硅氧化速度的1/25。制作n阱首先，對原始硅片進(jìn)行熱氧化，形成初始氧化層作為阱區(qū)注入的掩蔽層。光刻膠中正膠和負(fù)膠的區(qū)別:(P16)負(fù)膠：曝光的光刻膠發(fā)生聚合反應(yīng)，變得堅(jiān)固，不易去掉。是CV和CE的折中。，速度提高K2倍。，速度提高K倍，功耗降低K2倍。集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié) 第一章 緒論 摩爾定律：(P4)集成度大約是每18個(gè)月翻一番或者集成度每三年4倍的增長規(guī)律就是世界上公認(rèn)的摩爾定律。，使用不方便。需要高性能取l接近于K，需要低功耗取l接近于1。正膠：在曝光時(shí)被光照的光刻膠發(fā)生分解反應(yīng)，在顯影時(shí)很容易被去掉，而沒有被曝光的光刻膠顯影后仍然保留。然后，根據(jù)n阱的版圖進(jìn)行光刻和刻蝕，在氧化層上開出n阱區(qū)窗口。通過光刻和刻蝕去掉場區(qū)的氮化硅和緩沖的二氧化硅。硅柵工藝也叫自對準(zhǔn)工藝。如圖所示，如果外界噪聲或其他干擾使Vout高于VDD或低于0，則引起寄生雙極型晶體管Q3或Q4導(dǎo)通，而Q3或Q4導(dǎo)通又為Q1和Q2提供了基極電流，并通過RW或RS使Q1或Q2的發(fā)射結(jié)正偏，導(dǎo)致Q1或Q2導(dǎo)通。在版圖設(shè)計(jì)中合理安排n阱接VDD和p型襯底接地的引線孔，減小寄生雙極晶體管基極到阱或襯底引出端的距離。(5)用外延襯底。p管導(dǎo)通，n管截止222。最大邏輯擺幅，且輸出擺幅與p、n管W/L無關(guān)（無比電路）。tpHL輸出從低向高轉(zhuǎn)換的傳輸延遲時(shí)間：從輸入信號(hào)下降邊的50%到輸出信號(hào)上升邊的50%所經(jīng)過的延遲時(shí)間。從直流特性看，由于NMOS反相器中的負(fù)載元件是常導(dǎo)通的，因此輸出低電平?jīng)Q定于電路的分壓比，是有比反相器，達(dá)不到最大邏輯擺幅，而且有較大的靜態(tài)功耗。NMOS反相器轉(zhuǎn)變區(qū)增益有限，噪聲容限小。另外，CMOS電路有全電源電壓的邏輯擺幅，可以在低電壓下工作，因而更適合于深亞微米技術(shù)發(fā)展的要求。根據(jù)等效反相器分析，或非門上升時(shí)間根據(jù)，CL=1pF，VDD=5V，αP=VTP/VDD=，可得到KPeff=104A/V2或非門的下降時(shí)間根據(jù)，CL=1pF，VDD=5V，αN=VTN/VDD=，可得到KNeff=104A/V2由于或非門中2個(gè)PMOS管串聯(lián)對負(fù)載電容充電，因此要求KP1=KP2=2KPeff=104A/V2考慮最壞情況下只有一個(gè)NMOS管導(dǎo)通對負(fù)載電容放電，要滿足下降時(shí)間要求，則有KN1=KN2=KNeff=104A/V2取 LN=LP=則有 WP1=WP2= WN1=WN2=如果是設(shè)計(jì)一個(gè)兩輸入與非門，則在同樣性能要求和同樣參數(shù)下，得到WP1=WP2=， WN1=WN2=。（串或并與） 但最終實(shí)現(xiàn)是帶非的邏輯功能。CMOS傳輸門及特點(diǎn)：(P253254)CMOS傳輸門：MOS晶體管的源、漏區(qū)是完全對稱的結(jié)構(gòu)，因此MOS晶體管的源、漏極可以互換。傳輸電平無閾值損失。解釋預(yù)充求值動(dòng)態(tài)CMOS與非門的工作原理:工作原理：當(dāng)時(shí)電路處于預(yù)充階段，導(dǎo)通對輸出節(jié)點(diǎn)電容充電，由于截止，下拉通路斷開，使輸出電平達(dá)到高電平。多米諾CMOS電路的工作原理：(P269270)多米諾CMOS電路由一級預(yù)充求值的動(dòng)態(tài)邏輯門加一級靜態(tài)CMOS反相器構(gòu)成。當(dāng)時(shí)，若A=B=1，則M1,M2和MN1構(gòu)成的下拉通路導(dǎo)通，使V1放電到低電平，反相后輸出為高電平。在輸入信號(hào)上升或下降過程中，在VTNVinVDD+VTP范圍內(nèi)將使NMOS管和PMOS管都導(dǎo)通，出現(xiàn)從電源到低的直流導(dǎo)通電流，引起開關(guān)過程中附加的短路功耗。但是對于一定的工藝水平，MOS管的閾值電壓有確定的值。因此對電源電壓的選擇有一個(gè)綜合考慮。電路的動(dòng)態(tài)功耗還與電路節(jié)點(diǎn)的開關(guān)活動(dòng)因子有關(guān)，因?yàn)橹挥挟?dāng)輸出節(jié)點(diǎn)出現(xiàn)從0到1的邏輯轉(zhuǎn)換時(shí)才從電源吸取能量。輸出波形的上升、下降邊遠(yuǎn)大于輸入波形可以基本消除短路功耗，但會(huì)影響電路速度。靜態(tài)功耗：靜態(tài)功耗主要是由各種泄漏電流引起，其中MOS管的亞閾值電流有很大影響。動(dòng)態(tài)功耗的公式：短路功耗的公式：靜態(tài)功耗的公式:第五章 數(shù)字集成電路的基本模塊請畫出用傳輸門和CMOS反相器構(gòu)成的D鎖存器和D觸發(fā)器的原理圖，并說明D鎖存器工作原理:（P344345）工作原理：如
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