集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié)-wenkub.com
2025-06-22 19:07 本頁(yè)面
【正文】 版圖的圖層可以分為哪幾類？襯底和阱，它們構(gòu)成MOS管的“體”端；擴(kuò)散層，主要是n+和p+擴(kuò)散層，它們構(gòu)成MOS管的源/漏區(qū)和“體”接觸等；多晶硅層（可以有一層或多層），它們構(gòu)成MOS管的柵極、多晶硅電容、多晶硅互連線等；金屬層（一層或多層），用于實(shí)現(xiàn)MOS管之間、電路模塊之間的互連；接觸層，用于實(shí)現(xiàn)層與層之間的互連，如接觸孔、通孔等。如果不滿足時(shí)序要求，則需要返回到高層級(jí)的設(shè)計(jì)階段重新設(shè)計(jì)，直到滿足時(shí)序要求為止。（3）RTL硬件描述經(jīng)仿真驗(yàn)證正確后，送入RTL邏輯綜合工具進(jìn)行綜合和優(yōu)化，得到由庫(kù)單元構(gòu)成的電路網(wǎng)表。在系統(tǒng)級(jí)，要全面、準(zhǔn)確地描述設(shè)計(jì)要求，設(shè)計(jì)要求一般應(yīng)包括IC要實(shí)現(xiàn)的功能、面積、功耗、測(cè)試考慮、成本等，而且隨著設(shè)計(jì)的進(jìn)展，往往會(huì)對(duì)原定設(shè)計(jì)要求進(jìn)行適當(dāng)調(diào)整。電路單元：標(biāo)準(zhǔn)單元、宏單元、IP其中IP核的分類： 軟核：HDL語(yǔ)言建立的數(shù)字模型。若讀“1”，V1=VOH，V2=0，使M1截止，位線BL不能放電；而另一側(cè)由于M2和M6都導(dǎo)通，對(duì)位線BL放電。若單元存“1”，則V1=VOH=VDD，V2=0；若存“0”則相反。SRAM單元電路復(fù)雜，占用面積大，因此集成度不如DRAM。但也存在缺陷，一是存儲(chǔ)信息不能長(zhǎng)期保持，會(huì)由于泄漏電流而丟失，二是單元讀出信號(hào)微弱，而且讀出后單元原來(lái)存儲(chǔ)的信號(hào)也被改變，也就是破壞性讀出。當(dāng)壓點(diǎn)相對(duì)地出現(xiàn)正脈沖應(yīng)力，使二極管D2擊穿，只要二極管D2擊穿電壓低于柵氧化層的擊穿電壓，就可以起到保護(hù)作用。闡述一般電路的輸入或輸出端的4種ESD應(yīng)力模式:某一個(gè)輸入或輸出端對(duì)地的正脈沖電壓（PS）或負(fù)脈沖電壓（NS）；某一個(gè)輸入或輸出端相對(duì)VDD端的正脈沖電壓（PD）或負(fù)脈沖電壓（ND）。因此這種主從結(jié)構(gòu)的電路也叫邊沿觸發(fā)器。采用多閾值和動(dòng)態(tài)閾值技術(shù)也是減小靜態(tài)功耗的有效措施。從降低短路功耗考慮，可以增大器件的閾值電壓。短路功耗：開(kāi)關(guān)過(guò)程中的短路功耗與輸入信號(hào)的上升、下降時(shí)間密切相關(guān)，而且與輸出波形的上升邊和下降邊也有關(guān)系。合理的晶體管的版圖結(jié)構(gòu)可以減小器件的寄生電容。改進(jìn)電路結(jié)構(gòu)，減少所需MOS管數(shù)目，可以減小總的負(fù)載電容。動(dòng)態(tài)功耗：減小動(dòng)態(tài)功耗的最有效措施是降低電源電壓，因?yàn)樗箘?dòng)態(tài)功耗平方率下降。動(dòng)態(tài)功耗是電路在開(kāi)關(guān)過(guò)程中對(duì)輸出節(jié)點(diǎn)的負(fù)載電容充、放電所消耗的功耗，因此也叫開(kāi)關(guān)功耗。是預(yù)充階段，使V1為高電平，經(jīng)過(guò)反相器后，輸出為低電平。由以上分析看出，這個(gè)電路在時(shí)實(shí)現(xiàn)了的功能。PMOS傳輸管可以無(wú)損失地傳輸高電平，但傳輸?shù)碗娖綍r(shí)會(huì)有閾值損失，只能達(dá)到VTP。特點(diǎn)：CMOS傳輸門更接近理想開(kāi)關(guān)，斷開(kāi)時(shí)有很大的截止態(tài)電阻，導(dǎo)通后有較小的導(dǎo)通電阻。應(yīng)用：可以用于對(duì)面積要求嚴(yán)格而性能要求不高的情況。（串與并或） PMOS上拉網(wǎng)絡(luò)：PMOS管串聯(lián)實(shí)現(xiàn)或操作，并聯(lián)實(shí)現(xiàn)與操作。=60106A/V2。CMOS電路的靜態(tài)功耗非常小，只有泄漏電流引起的靜態(tài)功耗，因而極大減小的芯片的維持功耗，更加符合發(fā)展便攜式設(shè)備的需求。CMOS反相器可以采用對(duì)稱設(shè)計(jì)，負(fù)載特性和驅(qū)動(dòng)管特性是對(duì)稱的，使tr=tf，從而有利于提高速度。解：由代入得因?yàn)?，所以又根?jù)，由于外部負(fù)載電容很大可以忽略輸出節(jié)點(diǎn)pn結(jié)電容，得到同理可得，取，則得CMOS與NMOS反相器性能比較：(P236237)如果把CMOS反相器中的PMOS管作為負(fù)載元件，則CMOS反相器和幾種NMOS反相器的性能差別主要是負(fù)載元件的性能差別引起的。開(kāi)門電平： 電路允許的輸入高電平的下限關(guān)門電平： 電路允許的輸入低電平的上限上升時(shí)間： 下降時(shí)間： 輸出從高向低轉(zhuǎn)換的傳輸延遲時(shí)間：從輸入信號(hào)上升邊的50%到輸出信號(hào)下降邊的50%所經(jīng)過(guò)的延遲時(shí)間。VO=“0”（=0V）即：VOHVOL=VDD222。工作原理： 如圖所示的CMOS反相器電路結(jié)構(gòu)示意圖分析其工作過(guò)程如下：Vi=“0”時(shí)：VGSn=0，VGSp=VDD222。(4)加保護(hù)環(huán)，保護(hù)環(huán)起到削弱寄生NPN晶體管和寄生PNP晶體管之間的耦合作用。一旦發(fā)生閂鎖效應(yīng)可能造成電路永久性破壞，可以采取以下主要措施防止閂鎖效應(yīng)：(1)減小阱區(qū)和襯底的寄生電阻RW和RS，這樣可以減小寄生雙極晶體管發(fā)射結(jié)的正向偏壓，防止Q1和Q2導(dǎo)通。在CMOS晶片中，在電源和地線之間由于寄生的PNP和NPN雙極型BJT相互影響而產(chǎn)生的低阻抗通路，它的存在會(huì)使電源和地之間產(chǎn)生大電流，從而破壞芯片或者引起系統(tǒng)錯(cuò)誤。硅柵工藝實(shí)現(xiàn)了柵和源、漏區(qū)自對(duì)準(zhǔn)，減少了柵源和柵漏的覆蓋長(zhǎng)度，從而減小了寄生電容。
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