集成電路分析與設(shè)計(jì)課程設(shè)計(jì)-在線瀏覽
2024-08-05 03:11本頁面
【正文】 WP=13因此 內(nèi)部邏輯門的電路如圖5所示。因此，N管的尺寸放大3倍，而P管尺寸不變，即：圖5 內(nèi)部邏輯門的電路 輸入級(jí)設(shè)計(jì)由于本電路是與TTL兼容，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則NP1構(gòu)成的CMOS將有較大直流功耗。圖6 輸入級(jí)電路（1）輸入級(jí)提拉管P2的（W/L）P2計(jì)算為了節(jié)省面積，同時(shí)又能使ViH較快上升，?。╓/L）P2＝1。所以（W/L）P2 =（2）輸入級(jí)P1管（W/L）P1的計(jì)算此P1管應(yīng)取內(nèi)部基本反相器的尺寸即（3）輸入級(jí)N1管（W/L）N1的計(jì)算由于要與TTL電路兼容，～，因此要選 取反相器的狀態(tài)轉(zhuǎn)變電平： 又知：式中 ， 解得= 所以= 緩沖級(jí)的設(shè)計(jì)由74HC139的邏輯圖可知，在輸入級(jí)中有三個(gè)信號(hào)：Cs、AA0。同時(shí)為了用驅(qū)動(dòng)，必須加入緩沖門。圖7 Cs的緩沖級(jí)Cs的緩沖級(jí)設(shè)計(jì)過程如下：Cs的緩沖級(jí)與輸入級(jí)和內(nèi)部門的關(guān)系如圖7所示。M1的P管和N管的尺寸即為上述所述的輸入級(jí)CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由級(jí)間比值（相鄰級(jí)中MOS管寬度增加的倍數(shù)）來確定。N=從中得出M3管尺寸為： 由于輸出級(jí)部分要驅(qū)動(dòng)TTL電路，其尺寸較大，因而必須在與非門輸出與輸出級(jí)之間加入一級(jí)緩沖門M1，如圖8所示。圖8 輸出緩沖級(jí)所以，=從中得出M1管尺寸為： 輸入保護(hù)電路設(shè)計(jì)因?yàn)镸OS器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時(shí)，由于某種原因（如觸摸），感應(yīng)的電荷無法很快地泄放掉。該電場(chǎng)強(qiáng)度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護(hù)電路。圖9所示的為雙二極管、電阻結(jié)構(gòu)輸入保護(hù)電路。二極管的有效面積可取500μm2，或用Shockley方程計(jì)算。由于本次版圖設(shè)計(jì)中調(diào)用單元庫(kù)中的pad標(biāo)準(zhǔn)單元版圖，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計(jì)。 各級(jí)N管和P管的尺寸匯總輸出級(jí) N管輸出級(jí) P管=48內(nèi)部基本反相器內(nèi)部基本反相器內(nèi)部邏輯門MOS輸入級(jí)提拉管P2（W/L）P2 ==1輸入級(jí)P1管輸入級(jí)N1管=31輸入緩沖級(jí)輸出緩沖級(jí)五、功耗與延遲估算在估算延時(shí)、功耗時(shí)，從輸入到輸出選出一條級(jí)數(shù)最多的去路進(jìn)行估算。圖10 估算延時(shí)、功耗Cs支路電路 模型簡(jiǎn)化由于在實(shí)際工作中，四個(gè)三輸入與非門中只有一個(gè)可被選通并工作，而另三個(gè)不工作，所以估算功耗時(shí)只估算上圖所示的支路即可。在X點(diǎn)之前的電路，由于A0，A1，Cs均為輸入級(jí)，雖然A0、A1比Cs少一個(gè)反相器，作為工程估算，可以認(rèn)為三個(gè)輸入級(jí)是相同的，于是，估算功耗時(shí)對(duì)X點(diǎn)這前的部分只要計(jì)算Cs這一個(gè)支路，最后將結(jié)果乘以3倍就可以了。 功耗估算CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。按下列公式計(jì)算瞬態(tài)功耗。各級(jí)等效反相器延遲時(shí)間可用下式估算：圖011 延遲時(shí)間，上升與下降時(shí)間 =延遲估算如表所示：各級(jí)器件序號(hào)（左起）123456789表4 延遲估算計(jì)算值匯總 由表4可得：，滿足設(shè)計(jì)要求。為了計(jì)算出功耗，在兩個(gè)電源支路分別加入一個(gè)零值電壓源VI1和VI2，電壓值為零（如圖12所示），在模擬時(shí)進(jìn)行直流掃描分析，然后就可得出功耗。，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）VI＊。 瞬態(tài)分析從瞬態(tài)分析波形圖中可以看出TpLH= tpHL= tr= tf=所以 tpd,total=25ns所以器件延遲時(shí)間和延遲估計(jì)相近，且滿足設(shè)計(jì)要求。七、版圖設(shè)計(jì) 各模塊版圖設(shè)計(jì) 輸入緩沖級(jí)版圖 三輸入與非門版圖 輸出級(jí)版圖pad元件版圖 總版圖未加pad的74HC139整體版
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