【正文】 mable Logic Device)是廠家作為一種 通用型器件生產(chǎn)的半定制電路，用戶可以通過對(duì)器件編程實(shí)現(xiàn)使之實(shí)現(xiàn)所 需要的邏輯功能 .它的應(yīng)用和發(fā)展不僅簡(jiǎn)化了電路設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)方式帶來了革命性的變化。其結(jié)構(gòu)特點(diǎn)是由與陣列和或陣 列組成，能有效地實(shí)現(xiàn)“積之和”形式的布爾邏輯函數(shù)。圖中與陣列和或陣列是電路的主體，主要用來實(shí)現(xiàn)組合邏輯函數(shù)。輸出電路可以提供不同的輸出方 式。 FPGA的出現(xiàn)是超大規(guī)模集成電路技術(shù)和計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)發(fā)展的結(jié)果。它允許電路設(shè)計(jì)者 利用基于計(jì)算機(jī)的開發(fā)平臺(tái)，經(jīng)過設(shè)計(jì)輸入、仿真、測(cè)試和校驗(yàn)，直到達(dá)到預(yù)期的結(jié)果。更為可貴的是，采用 FPGA器件可以將原來的電路板級(jí)產(chǎn)品集成為芯片級(jí)產(chǎn)品，從而降低了功耗，提高了可靠性 ，同時(shí)還可 以很方便地對(duì)設(shè) 計(jì)進(jìn)行在線修改?？删幊踢壿媺K是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊主要完成芯片上邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連線線段和一些可編程連接開關(guān)，它們將各個(gè) CLB之間或 CLB、 IOB之間以及 IOB之間連接起來，構(gòu)成特定功能的電路。工作時(shí)，這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM或熔絲圖上。 可編程邏輯塊（ CLB） CLB是 FPGA的主要組成部分，是實(shí)現(xiàn)邏輯功能的基本單元。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器，分別用來選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘能使信號(hào)以及輸出信號(hào)。 CLB中的邏輯函數(shù)發(fā)生器均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成，每個(gè) IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。 IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過 自動(dòng)布線實(shí)現(xiàn)各種電路的連接。雖然兩者都是可編程邏輯器件，但是兩者之間仍有較大的區(qū)別。 (2)FPGA 的集成度遠(yuǎn)高于 CPLD。 因此， FPGA 的應(yīng)用范圍遠(yuǎn)較 CPLD 廣泛， FPGA 可以用工業(yè)控制通信消費(fèi)類電子等各種領(lǐng)域中較為復(fù)雜的設(shè)計(jì)，而 CPLD 一般只用于實(shí)現(xiàn)簡(jiǎn)單的控制，如地址譯碼等。 Xilinx 公司是 FPGA 領(lǐng)域的老牌廠商，曾在 FPGA 領(lǐng)域占有絕對(duì)的領(lǐng)先優(yōu)勢(shì)。 Altera 公司是目前在 FPGA 領(lǐng)域惟一可以和 Xilinx 平起平坐的公司。 FPGA 設(shè)計(jì)流程 FPGA的電路設(shè)計(jì)是通過 FPGA開發(fā)系統(tǒng)實(shí)現(xiàn)。 FPGA的設(shè)計(jì)流程如圖 。所謂自頂向下的設(shè)計(jì)就是從系統(tǒng)總體要求出發(fā)，從上到下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。 第一層次是行為描述。一般來說，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過對(duì)系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的問題。考慮更多的是系統(tǒng)的結(jié)構(gòu)及其在工作過程中是否能達(dá)到系統(tǒng)設(shè)計(jì)規(guī)格書的要求。這一層次稱為寄存器傳輸描述。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的 VHDL語言程序該為 RTL方式描述的 VHDL語言程序。在完成編寫 RTL方式的描述程序以后，再用仿真工具對(duì) RTL方式描述的程序 進(jìn)行仿真。 第三層次是邏輯綜合。此時(shí)，如果需要，可以將邏輯綜合結(jié)果，以邏輯原理圖方式輸出。此后對(duì)邏輯綜合結(jié)果在門電路級(jí)上再進(jìn)行仿真，并檢查定時(shí)關(guān)系。如果三個(gè)層次的某個(gè)層次上發(fā)現(xiàn)有問題，都應(yīng)返回上一層次，尋找并修改相應(yīng)的 錯(cuò)誤，然后再向下繼續(xù)未完的工作。這是用 VHDL語言設(shè)計(jì)系統(tǒng)硬件的最突出的優(yōu)點(diǎn)之一。它可以使數(shù)字邏輯電路設(shè)計(jì)者利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子 設(shè)計(jì)自動(dòng)化（ EDA）工具進(jìn)行仿真，自動(dòng)綜合到門級(jí)電路，再利用 ASIC或 FPGA 實(shí)現(xiàn)其具體功能。此后用這兩種標(biāo)準(zhǔn)的硬件描述語言進(jìn)行數(shù)字邏輯設(shè)計(jì)的方法逐漸流行。邏輯綜合工具能自動(dòng)地把設(shè)計(jì)轉(zhuǎn)換成針對(duì)某 種工藝的門級(jí)網(wǎng)表，如果出現(xiàn)了新的工藝，設(shè)計(jì)者不必重新設(shè)計(jì)電路，而只要針對(duì)新工藝，重新綜合即可。大部分的錯(cuò)誤和缺陷在這時(shí)被排除，防止錯(cuò)誤被帶到門級(jí)或者物理設(shè)計(jì)階段。由于用硬件描述語言進(jìn)行的設(shè)計(jì)可以在早期進(jìn)行驗(yàn)證，從而極大地縮短設(shè)計(jì)周期，節(jié)約設(shè)計(jì)成本。 2 VHDL 語言簡(jiǎn)介 VHDL 是 VeryHighSpeed Integrated Circuit Hardware Description Language 的英文縮寫 , 1987 年底，由 IEEE(The Institute of Electrical and Electronics Engineers)和美國(guó)國(guó)防部將其標(biāo)準(zhǔn)化。 VHDL 還是一種與實(shí)現(xiàn)技術(shù)相獨(dú)立的語言，即不束縛于某一特定的模擬程序或數(shù)字裝置上，也不把設(shè)計(jì)方法 強(qiáng)加于設(shè)計(jì)者。 VHDL語言的語言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常地簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計(jì)語言的主流。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其它設(shè)計(jì)就可以直接調(diào)用這個(gè)完成的設(shè)計(jì)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)具有以下幾個(gè)方面的優(yōu)點(diǎn)： 1. 可以分層次設(shè)計(jì)。 3. 用算法或?qū)嶋H硬件結(jié)構(gòu)來定義一個(gè)元件操作的行為規(guī)范。 4. 并發(fā)性：用硬件描述語言所描述的實(shí)際系統(tǒng)，其許多操作是并發(fā)執(zhí)行的。 6. VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè) 計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必去管最終設(shè)計(jì)實(shí)現(xiàn)的器件是什么，就可以進(jìn)行獨(dú)立的設(shè)計(jì)。 由于商用 VHDL 綜合工具的發(fā)展， VHDL 的使用也隨著仿真環(huán)境的大大改善而更加廣泛。 FPGA 開發(fā)工具 Quartus Ⅱ 軟件設(shè)計(jì)流程 Altera 公司在推出各種系列的可編程邏輯器件的同時(shí)，也在不斷地升級(jí)其相應(yīng)的開發(fā)軟件。 Quartus Ⅱ 還支持多平臺(tái)工作， Quartus Ⅱ即可以工作于“ PC + Microsoft Windows 操作系統(tǒng)”或“ PC + Red Hat Linux 操作系統(tǒng)”上，還可以在其他多種工作平臺(tái)上運(yùn)行。下面將簡(jiǎn)單介紹一下 Quartus Ⅱ基本流程的各部分。但輸入方法不同，生成的設(shè)計(jì)文件類型也會(huì)有所不同。用 Quartus Ⅱ進(jìn)行層次化的設(shè)計(jì)時(shí)，每個(gè)設(shè)計(jì)文件的設(shè)計(jì)輸入方式都可以有多種選擇，如原理圖輸入、 HDL 輸入或網(wǎng) 圖 Quartus Ⅱ的基本設(shè)計(jì)流程 表輸入，但要注意的是，頂層設(shè)計(jì)文件的擴(kuò)展名只能是 .bdf .tdf .vhd .vhdl .v .vlg .edif 或 .deaf 二 .設(shè)計(jì)編譯 Quartus Ⅱ提供一個(gè)編譯設(shè)置向?qū)?，可以方便地完成所有的編譯參數(shù)設(shè)置的功能，通過這個(gè)編譯設(shè)置向?qū)?，可以?Quartus Ⅱ自動(dòng)選擇 FPGA 器件或由用戶指定 FPGA 器件，可以選中是否運(yùn)行延時(shí)分析及是否運(yùn)行仿真等，還可以選擇要執(zhí)行編譯的類型。這種編譯可以編譯設(shè)計(jì)文件，綜合產(chǎn)生門級(jí)代碼，編譯器只運(yùn)行到綜合這步就停止了，因設(shè)計(jì)輸入 設(shè)計(jì)要求 設(shè)計(jì)編譯 設(shè)計(jì)校驗(yàn) 器件編程 可編程 ASIC 此，編譯器只產(chǎn)生估算的延時(shí)數(shù)值。這種編譯方法，編譯器要將設(shè)計(jì)配置到 Altera 器件中去，編譯器根據(jù)器件特性會(huì)產(chǎn)生真正的延時(shí)時(shí)間和給器件的配置文件。 Quartus Ⅱ延時(shí)分析工具支持對(duì)單個(gè)時(shí)鐘或多個(gè)時(shí)鐘的延時(shí)分析。 Quartus Ⅱ支持多種仿真方法，包括 ：波形輸入方法， .vwf(向量波形文件 )，這是 Quartus Ⅱ中最主要的波形文件； .vec(向量文件 )，這是 MAX+PLUS Ⅱ中的文件，主要是為了向下兼容； .tbl(列表文件 )，用來將 MAX+PLUS Ⅱ中的 .scf文件輸入到 Quartus Ⅱ中，也可以將 .vwf文件保存成 .tbl文件，然后通過 MATLAB軟件、提取其中的數(shù)據(jù)，用來對(duì)仿真結(jié)果的分析。 四 . 器件編程 器件編程就是利用 Quartus Ⅱ的編程器 (Programmer)工具模塊和編程硬件(如 MasterBlaster 和 ByteBlaster 通信電纜 )，將編譯器產(chǎn)生的編程文件下載到可編程邏輯器件中去。 DSP 是利用數(shù)字計(jì)算機(jī)或 專用數(shù)字處理設(shè)備對(duì)信號(hào)進(jìn)行分析、變換、綜合、濾波、估值與識(shí)別等加工處理，隨著在規(guī)模集成電路和計(jì)算機(jī)技術(shù)的迅猛發(fā)展，數(shù)字信號(hào)處理技術(shù)已廣泛應(yīng)用于通信、語音、雷達(dá)、地震預(yù)報(bào)、聲納、遙感、生物醫(yī)學(xué)、電視、控制系統(tǒng)、水利工程、故障檢測(cè)、儀器儀表等領(lǐng)域。這樣，一個(gè)離散時(shí)間系統(tǒng)既可以是一個(gè)硬件裝置，也可以是數(shù)字表達(dá)式，即 )(nx )]([ nxT )(ny 若一個(gè)離散時(shí)間系統(tǒng)同時(shí)具有線性和移不變性的離散時(shí)間系統(tǒng)稱為線性移不變性 （ Linear Shift Invariant， LSI） 離散時(shí)間系統(tǒng)。離散時(shí)間系統(tǒng)（ LSI）分為有限沖激響應(yīng)（ Finite Impulse Response， FIR）系統(tǒng)和無限沖激響應(yīng)（ Infinite Impulse Reponse， IIR）系統(tǒng)。 DFT 是數(shù)字信號(hào)處理中最基本，也是最重要的運(yùn)算。 )(?jX 是 ? 的連續(xù)函數(shù)，稱為信號(hào) )(tx 的頻率密度函數(shù)或頻譜密度函數(shù)或簡(jiǎn)稱為頻譜。而且由序列 z變換的定義很容易得到式 ?? jj ezzHeH ?? )()( 即 DTFT 是 z僅在單位圓上取值 z 變換。將連續(xù)信號(hào) )(txa 和沖激串 函數(shù) )(tp 相乘。相對(duì)頻率 ? ，周期為 ss fTs ?? 2/2 ??? ，相對(duì)圓頻率 ? ，周期為 ?2 。這種現(xiàn)象又稱為頻譜的周期延拓。 cs ff 2? 是最小抽樣頻率，即“ Nyquist 頻率”，2/sf 稱為折疊頻率。 IIR 數(shù)字濾波器方便簡(jiǎn)單，但它相位的線性，要采用全通網(wǎng)絡(luò)進(jìn)行相位校正。 1 IIR 和 FIR 數(shù)字濾波器的比較： 首先，從性能上說， IIR 濾波器傳輸函數(shù)的極點(diǎn)可位于單位圓內(nèi)的任何地方，因此可用較低的階數(shù)獲得高的選擇性，所用的存貯單元少，所以經(jīng)濟(jì)而效率高，但是這個(gè)高效率是以相位為代價(jià)的。相反，F(xiàn)IR 濾波器卻可以得到嚴(yán)格的非線性相位 ，然而由于 FIR 濾波器傳輸函數(shù)的極點(diǎn)固定在原點(diǎn)，所以只能用較高的階數(shù)達(dá)到高的選擇性；對(duì)于同樣的濾波器設(shè)計(jì)指標(biāo)， FIR 濾波器所要求的階數(shù)可以比 IIR 濾波器高 5~10 倍，結(jié)果，成本高，信號(hào)延時(shí)也較大；如果按相同的選擇性和相同的線性要求來說，則 IIR 濾波器就必須加全同網(wǎng)絡(luò)進(jìn)行相位校正，同樣要大大增加濾波器的節(jié)數(shù)和復(fù)雜性。另外在這種結(jié)構(gòu)中，由于運(yùn)算過程中對(duì)序列的舍入處理，這種有限字長(zhǎng)效應(yīng)有時(shí)會(huì)引起寄生振蕩。 FIR 濾波器采用快速傅立葉變換算法，在相同階數(shù)的條件下，運(yùn)算速度快的多。 FIR 濾波器的設(shè)計(jì)只有計(jì)算程序可循，對(duì)計(jì)算工具要求不高。在相位要求不敏感的場(chǎng)合，用 IIR 較為合適，可以充分發(fā)揮其經(jīng)濟(jì)高效的特點(diǎn)。 2 有限沖擊響應(yīng)（ FIR）濾波器的特點(diǎn)： １ .系統(tǒng)的單位沖擊響應(yīng) h(n)在有限個(gè) n 值處不為零。 ３．結(jié)構(gòu)上主要是非遞歸結(jié)構(gòu)，沒有輸出到輸入的反饋，但有些結(jié)構(gòu)中（例如頻率抽樣結(jié)構(gòu)）也包含有反饋的遞歸部分。 4 濾波器設(shè)計(jì)方法有兩種： 一類是頻譜法，即逼近所需要的頻率特性；另一類是時(shí)域法，既逼近所需要的時(shí)間特性。因此 H(z)永遠(yuǎn)穩(wěn)定。 2 線性相位條件 對(duì)于長(zhǎng)度為 N 的 h(n)，傳輸函數(shù)為 H( ?je )=???10 )(Nn nhnje?? H( ?je )= H(? ) )(??je 式中， H(? )稱為幅度特性， )(?? 稱為相位特性。 滿足第一類線性相位的條件是： h(n)是實(shí)序列且對(duì) (N1)/2 偶對(duì)稱 ， 即 h(n)=h(Nn1) 滿足第二類線性相位的條件是： h(n)是實(shí)序列且對(duì) (N1)/2 奇對(duì)稱， 即 h(n)=h(Nn1) 結(jié)論：如果 FIR 濾波器的單位抽樣響應(yīng) h(n)為實(shí)數(shù)，且滿足以下任一條件： 偶對(duì)稱 h(n)=h(N1n) 奇對(duì)稱 h(n)=h(N1n) 其對(duì)稱中心在 n=(N1)/2 處，則濾波器具有準(zhǔn)確的線性相位。 1) h(n)=h(Nn1),N=奇數(shù) 按照 式，幅度函數(shù) H(? )為 H(? )=? ?????1012 ])c os [()(NnNnnh ? 式中 h(n)對(duì) (N1)/2 偶對(duì)稱，余弦項(xiàng)也對(duì) (N1)/2 偶對(duì)稱，可以以 (N1)/2 為中心把兩兩相等的項(xiàng)進(jìn)行合并，由于 N 是奇數(shù)，故余下中間項(xiàng) n=(N1)/