【正文】 領(lǐng)域中較為復(fù)雜的設(shè)計，而 CPLD 一般只用于實現(xiàn)簡單的控制，如地址譯碼等。 4 主流 FPGA 廠商介紹 目前主要的 FPGA 生產(chǎn)廠家為 Xilinx 和 Altera。 Xilinx 公司是 FPGA 領(lǐng)域的老牌廠商，曾在 FPGA 領(lǐng)域占有絕對的領(lǐng)先優(yōu)勢。目前，它在低端市場推出了 Spartan2 和 Spartan3 系列產(chǎn)品，在高端市場則推出了Virtex Virtex4 系列產(chǎn)品。 Altera 公司是目前在 FPGA 領(lǐng)域惟一可以和 Xilinx 平起平坐的公司。它在低端市場的產(chǎn)品有 Cyclone 和 CycloneⅡ系列，在高端市場則有 Stratix、 StratixGX 及StratixⅡ系列產(chǎn)品。 FPGA 設(shè)計流程 FPGA的電路設(shè)計是通過 FPGA開發(fā)系統(tǒng)實現(xiàn)。用戶無需了解 FPGA的內(nèi)部構(gòu)造和工作原理，只要在計算機(jī)上輸入電路原理圖或硬件描述語言， FPGA開發(fā)系統(tǒng)就能自動進(jìn)行模擬、驗證、分割、布局和布線，最后實現(xiàn) FPGA的內(nèi)部配置。 FPGA的設(shè)計流程如圖 。 圖 FPGA設(shè)計流程圖 IC電路設(shè)計一般都采用自頂向下的設(shè)計方法。所謂自頂向下的設(shè)計就是從系統(tǒng)總體要求出發(fā)，從上到下地逐步將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在利用 VHDL的硬件設(shè)計方法中，設(shè)計者將至上自下分成 3個層次對系統(tǒng)硬件進(jìn)行設(shè)計。 第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)字模型的描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段，并不真正考 慮其實際的操作和算法用什么方法來實現(xiàn)?？紤]更多的是系統(tǒng)的結(jié)構(gòu)及其在工作過程中是否能達(dá)到系統(tǒng)設(shè)計規(guī)格書的要求。 第二層次是 RTL方式描述。這一層次稱為寄存器傳輸描述。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象度很高，是很難直接影射到具體邏輯元件結(jié)構(gòu)的硬件實現(xiàn)的。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的 VHDL語言程序該為 RTL方式描述的 VHDL語言程序。也就是說，系統(tǒng)采用 RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。在完成編寫 RTL方式的描述程序以后，再用仿真工具對 RTL方式描述的程序 進(jìn)行仿真。如果通過這一步仿真，那么就可以利用綜合工具進(jìn)行綜合了。 第三層次是邏輯綜合。邏輯綜合這一階段是利用邏輯綜合工具，將 RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此時，如果需要，可以將邏輯綜合結(jié)果，以邏輯原理圖方式輸出。也就是說，邏輯綜合的結(jié)果相當(dāng)于在人工設(shè)計硬件電路時，根據(jù)系統(tǒng)要求畫出了系統(tǒng)的邏輯電路原理圖。此后對邏輯綜合結(jié)果在門電路級上再進(jìn)行仿真，并檢查定時關(guān)系。如果一切正常，那么系統(tǒng)的硬件設(shè)計就基本結(jié)束。如果三個層次的某個層次上發(fā)現(xiàn)有問題，都應(yīng)返回上一層次，尋找并修改相應(yīng)的 錯誤，然后再向下繼續(xù)未完的工作。 由自頂向下的設(shè)計過程可知，從總體行為設(shè)計開始到最終邏輯綜合，形成網(wǎng)表為止，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)系統(tǒng)設(shè)計中存在的問題，從而可以大大縮短系統(tǒng)硬件設(shè)計周期。這是用 VHDL語言設(shè)計系統(tǒng)硬件的最突出的優(yōu)點之一。 HDL(Hardware Description Language) 1 硬件描述語言簡介 硬件描述語言是一種用形式化方法來描述數(shù)字電路的設(shè)計數(shù)字邏輯系統(tǒng)的語言。它可以使數(shù)字邏輯電路設(shè)計者利用這種語言來描述自己的設(shè)計思想，然后利用電子 設(shè)計自動化（ EDA）工具進(jìn)行仿真，自動綜合到門級電路，再利用 ASIC或 FPGA 實現(xiàn)其具體功能。從 80 年代后期開始，硬件描述語言逐步向著標(biāo)準(zhǔn)化的方向發(fā)展，最終 VHDL 和 Verilog 適應(yīng)了標(biāo)準(zhǔn)化需求，成為 IEEE 標(biāo)準(zhǔn)。此后用這兩種標(biāo)準(zhǔn)的硬件描述語言進(jìn)行數(shù)字邏輯設(shè)計的方法逐漸流行。與傳統(tǒng)的電路圖設(shè)計方法相比，用硬件描述語言進(jìn)行電路設(shè)計有如下好處： (1)使用硬件描述語言，可以在較高的抽象層次描述設(shè)計，也就是說這樣的設(shè)計方法不僅提高了設(shè)計人員的效率，而且設(shè)計與特定的工藝無關(guān)。邏輯綜合工具能自動地把設(shè)計轉(zhuǎn)換成針對某 種工藝的門級網(wǎng)表，如果出現(xiàn)了新的工藝，設(shè)計者不必重新設(shè)計電路，而只要針對新工藝，重新綜合即可。 (2) 使用硬件描述語言進(jìn)行設(shè)計，可以在設(shè)計階段進(jìn)行功能驗證，這樣設(shè)計者可以不斷地修改和優(yōu)化 RTL 代碼描述，直到滿足設(shè)計需求。大部分的錯誤和缺陷在這時被排除，防止錯誤被帶到門級或者物理設(shè)計階段。實踐證明，錯誤發(fā)現(xiàn)越早，排除錯誤所花費(fèi)的代價就越少。由于用硬件描述語言進(jìn)行的設(shè)計可以在早期進(jìn)行驗證，從而極大地縮短設(shè)計周期，節(jié)約設(shè)計成本。 (3)設(shè)計用文本的方式表示，簡單高效，可以對設(shè)計添加注釋，易于開發(fā) 、調(diào)試和維護(hù)。 2 VHDL 語言簡介 VHDL 是 VeryHighSpeed Integrated Circuit Hardware Description Language 的英文縮寫 , 1987 年底，由 IEEE(The Institute of Electrical and Electronics Engineers)和美國國防部將其標(biāo)準(zhǔn)化。 VHDL 語言是一種行為描述語言，其主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 VHDL 還是一種與實現(xiàn)技術(shù)相獨立的語言，即不束縛于某一特定的模擬程序或數(shù)字裝置上，也不把設(shè)計方法 強(qiáng)加于設(shè)計者。它允許設(shè)計者在其使用范圍內(nèi)選擇工藝和方法。 VHDL語言的語言形式和描述風(fēng)格與句法十分類似于一般的計算機(jī)高級語言，在描述復(fù)雜邏輯設(shè)計時，非常地簡潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計語言的主流。 VHDL 的程序結(jié)構(gòu)特點是將一項設(shè)計實體 (可以是一個元件、一個簡單電路模塊或一個系統(tǒng) )分成外部 (或稱可視部分 )和內(nèi)部 (或稱不可視部分 )，即設(shè)計實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其它設(shè)計就可以直接調(diào)用這個完成的設(shè)計。這種將設(shè)計實體分成內(nèi)外部分的概 念就是 VHDL 語言系統(tǒng)設(shè)計的基本點。應(yīng)用 VHDL 進(jìn)行工程設(shè)計具有以下幾個方面的優(yōu)點： 1. 可以分層次設(shè)計。 2. 每個設(shè)計單元，既有定義好的接口 (以便連接其他元件使用 )，又有明確的行為規(guī)范 (用來仿真 )。 3. 用算法或?qū)嶋H硬件結(jié)構(gòu)來定義一個元件操作的行為規(guī)范。例：一個元件最初可以用算法來定義，在高層次設(shè)計、檢驗時使用，仿真通過以后，可以用硬件結(jié)構(gòu)代替算法定義，以實現(xiàn)實際電路的設(shè)計。 4. 并發(fā)性：用硬件描述語言所描述的實際系統(tǒng)，其許多操作是并發(fā)執(zhí)行的。 5. 邏輯操作和設(shè)計的時序行為都能夠仿真。 6. VHDL 對設(shè)計的描述具有相對獨立性，設(shè) 計者可以不懂硬件的結(jié)構(gòu)，也不必去管最終設(shè)計實現(xiàn)的器件是什么，就可以進(jìn)行獨立的設(shè)計。 7. 設(shè)計周期短，投資風(fēng)險小。 由于商用 VHDL 綜合工具的發(fā)展， VHDL 的使用也隨著仿真環(huán)境的大大改善而更加廣泛。有些 VHDL 程序，可以直接從 VHDL 的行為描述中創(chuàng)建邏輯電路結(jié)構(gòu)，也可以使用 VHDL 在一個芯片上設(shè)計、仿真和綜合任何從簡單到復(fù)雜的電路系統(tǒng) 。 FPGA 開發(fā)工具 Quartus Ⅱ 軟件設(shè)計流程 Altera 公司在推出各種系列的可編程邏輯器件的同時，也在不斷地升級其相應(yīng)的開發(fā)軟件。 Quartus Ⅱ就是 Altera 公司推出的最新一代的可編程邏輯器件開發(fā)系統(tǒng)， Quartus Ⅱ支持對 Altera 公司的 APEX、 FLEX、 Cyclone、 Mercury、Excalibur、 Stratix 和 Stratix GX 等系列器件進(jìn)行開發(fā)和配置。 Quartus Ⅱ 還支持多平臺工作， Quartus Ⅱ即可以工作于“ PC + Microsoft Windows 操作系統(tǒng)”或“ PC + Red Hat Linux 操作系統(tǒng)”上，還可以在其他多種工作平臺上運(yùn)行。在 Quartus Ⅱ集成開發(fā)環(huán)境中進(jìn)行可編程 ASIC 設(shè)計的基本流程如圖 所示 ，主要包括設(shè)計輸入、設(shè)計編譯、設(shè)計校驗 (時序分析、仿真 )和器件編程四個部分。下面將簡單介紹一下 Quartus Ⅱ基本流程的各部分。 一 .設(shè)計輸入 Quartus Ⅱ支持三種設(shè)計輸入方法：原理圖輸入、 HDL 輸入、網(wǎng)表輸入，用戶可以使用 Quartus Ⅱ自身帶的設(shè)計輸入工具，如模塊編輯器 (Block Editor)、文本編輯器 (Text Editor)和 Mega Wizard PlugIn Manager,也可以利用 其他的設(shè)計輸入 /綜合工具來建立設(shè)計文件。但輸入方法不同，生成的設(shè)計文件類型也會有所不同。 另外 ， Quartus Ⅱ還支持層次化的設(shè)計方法，用戶可以將一個完整的設(shè)計逐層分解成規(guī)模小的子設(shè)計單元，每個設(shè)計單元用一個設(shè)計文件來描述，而描述整 個設(shè)計的設(shè)計文件被稱為頂層設(shè)計文件。用 Quartus Ⅱ進(jìn)行層次化的設(shè)計時，每個設(shè)計文件的設(shè)計輸入方式都可以有多種選擇，如原理圖輸入、 HDL 輸入或網(wǎng) 圖 Quartus Ⅱ的基本設(shè)計流程 表輸入，但要注意的是，頂層設(shè)計文件的擴(kuò)展名只能是 .bdf .tdf .vhd .vhdl .v .vlg .edif 或 .deaf 二 .設(shè)計編譯 Quartus Ⅱ提供一個編譯設(shè)置向?qū)?，可以方便地完成所有的編譯參數(shù)設(shè)置的功能，通過這個編譯設(shè)置向?qū)?，可以?Quartus Ⅱ自動選擇 FPGA 器件或由用戶指定 FPGA 器件，可以選中是否運(yùn)行延時分析及是否運(yùn)行仿真等，還可以選擇要執(zhí)行編譯的類型?？蛇x的編譯類型包括二種： 。這種編譯可以編譯設(shè)計文件，綜合產(chǎn)生門級代碼，編譯器只運(yùn)行到綜合這步就停止了，因設(shè)計輸入 設(shè)計要求 設(shè)計編譯 設(shè)計校驗 器件編程 可編程 ASIC 此，編譯器只產(chǎn)生估算的延時數(shù)值。 ，包括編譯，網(wǎng)表輸 出，綜合，配置器件，時序分析等。這種編譯方法，編譯器要將設(shè)計配置到 Altera 器件中去，編譯器根據(jù)器件特性會產(chǎn)生真正的延時時間和給器件的配置文件。 三 .延時分析及仿真 為了讓設(shè)計的仿真結(jié)果能夠與電路的實際運(yùn)行結(jié)果相吻合， Quartus Ⅱ還提供了詳細(xì)的延時分析工具。 Quartus Ⅱ延時分析工具支持對單個時鐘或多個時鐘的延時分析。通過 Quartus Ⅱ的延時分析能夠分析出不同類型的延時信息，包括沒有布局布線的延時信息、經(jīng)過布局布線的延時信息、混合的樹狀層次型設(shè)計等。 Quartus Ⅱ支持多種仿真方法，包括 ：波形輸入方法， .vwf(向量波形文件 )，這是 Quartus Ⅱ中最主要的波形文件； .vec(向量文件 )，這是 MAX+PLUS Ⅱ中的文件，主要是為了向下兼容； .tbl(列表文件 )，用來將 MAX+PLUS Ⅱ中的 .scf文件輸入到 Quartus Ⅱ中，也可以將 .vwf文件保存成 .tbl文件，然后通過 MATLAB軟件、提取其中的數(shù)據(jù)，用來對仿真結(jié)果的分析。此外， Quartus Ⅱ還支持Testbench(仿真測試向量文件 )和 Tcl 仿真腳本文件。 四 . 器件編程 器件編程就是利用 Quartus Ⅱ的編程器 (Programmer)工具模塊和編程硬件(如 MasterBlaster 和 ByteBlaster 通信電纜 )，將編譯器產(chǎn)生的編程文件下載到可編程邏輯器件中去。 2 有限沖激響應(yīng) (FIR)濾波器的原理及設(shè)計 1 數(shù)字信號系統(tǒng)概述 自從 60年代，特別是 1965 年快速傅立葉變換（ FFT）的問世以來，隨著計算機(jī)和信息學(xué)科的飛速發(fā)展，數(shù)字信號處理（ Diginal Signal Processing，DSP）技術(shù)應(yīng)運(yùn)而生并迅速發(fā)展，現(xiàn)已形成一門獨立的學(xué)科體系。 DSP 是利用數(shù)字計算機(jī)或 專用數(shù)字處理設(shè)備對信號進(jìn)行分析、變換、綜合、濾波、估值與識別等加工處理，隨著在規(guī)模集成電路和計算機(jī)技術(shù)的迅猛發(fā)展，數(shù)字信號處理技術(shù)已廣泛應(yīng)用于通信、語音、雷達(dá)、地震預(yù)報、聲納、遙感、生物醫(yī)學(xué)、電視、控制系統(tǒng)、水利工程、故障檢測、儀器儀表等領(lǐng)域。數(shù)字信號處理技術(shù)及設(shè)備具有靈活、精確、抗干擾強(qiáng)、設(shè)備尺寸小、造價低、速度快等突出優(yōu)點，這些都是模擬信號處理技術(shù)與設(shè)備所無法比擬的 2 離散時間信號與系統(tǒng) 一個離散時間系統(tǒng)可以抽象為一種變換或是一種映射，即把輸入序列 )(nx 變換為輸 出序列： )]([)( nxTny ? ，式中 T代表變換。這樣，一個離散時間系統(tǒng)既可以是一個硬件裝置，也可以是數(shù)字表達(dá)式，即 )(nx )]([ nxT )(ny