八位二進(jìn)制累加器的設(shè)計(jì)-在線瀏覽
2025-04-09 15:01本頁面
【正文】 代價(jià)來實(shí)現(xiàn)的 。 優(yōu)點(diǎn) ： 具有器件少、成本低 、 電路結(jié)構(gòu)簡單 的優(yōu)點(diǎn)。 （ 4） 超前進(jìn)位 超前進(jìn)位的所有位數(shù)進(jìn)位是同時(shí)完成的。優(yōu)點(diǎn)：運(yùn)算速度快。 顯然，串行進(jìn)位方式的進(jìn)位延遲時(shí)間太長了，要提高加法運(yùn)算的速度，就要盡可能地減少進(jìn)位延遲時(shí)間， 也就是要 改進(jìn)進(jìn)位方式，這就產(chǎn)生了并行進(jìn)位方式和分組并行進(jìn)位方式 。電平觸發(fā)式觸發(fā)器的缺點(diǎn)是存在空翻現(xiàn)象，通常只能用于數(shù)據(jù)鎖存。它雖然克服了空翻，但對輸入信號仍有限制。它應(yīng)用范圍廣、可靠性高、抗干擾能力強(qiáng)。 四、 設(shè)計(jì)詳細(xì)內(nèi)容 模塊一、 DESIGN A CMOS FULL ADDER 全加器介紹（包括工作原理，功能邏輯等） 全加器是用門電路實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加并求出和的組合線路，稱為一位全加器。多個(gè)一位全加器進(jìn) 行級聯(lián)可以得到多位全加器。 全加器邏輯功能驗(yàn)證 全加器的邏輯表達(dá)式可表示為： 其真值表如下表所示： 輸入 輸出 A B Cin Sum Cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器延時(shí)及功耗分析 首先，對上面的全加器進(jìn)行封裝。 對 上面的全加器原理圖進(jìn)行封裝之后，建立如圖所示的 Full_Adder_test 原理圖，原理圖主要用來分析全加器的延時(shí)以及功耗等。由全加器原理圖圖一可以看出，最長的 MOS 管鏈?zhǔn)禽斎?A、 B、 Cin 的三個(gè) MOS 管，所以最大的延時(shí)就取決于這最長的 MOS 管鏈。如圖所示，當(dāng) Cin=1， A=1， B=0保持不變，即Cin、 A輸入的 NMOS管導(dǎo)通， B輸入的 NMOS管截止， NMOS沒有到地的通路，負(fù)載電容不會放電，然而不期望的是， Cin和 A反而會對寄生電容 C1及 C2進(jìn)行充電，使得寄生電容 C1及 C2存儲電荷；當(dāng) Cin=1， A=1， B由 01變化時(shí)，即 Cin、 A、 B輸入的 NMOS管均導(dǎo)通，有到地的通路，所以不僅負(fù)載電容 Cload會放電，而且寄生電容 C1及 C2也要放電，所以增加了下降延時(shí)的時(shí)間。 也就是說，當(dāng) Cin=1， A=1， B 由 01 變化時(shí)，下降延時(shí)最大。 (1)最壞的上升延時(shí)分析 下面利用瞬態(tài)分析，測量 Cin=1， A=1， B 由 01 變化時(shí)的延時(shí)情況。 Cin=1， A=1， B 由 01 時(shí)，輸入輸出波形 用計(jì)算器中的 delay 函數(shù)測 得此時(shí)的最壞下降延時(shí) (對于 Sum 來說，此時(shí)相當(dāng)于最壞的上升延時(shí) )如圖所示。由圖可以看出，在靜態(tài)時(shí)，電路消耗的功耗很微小 (幾乎為 0)；然而在動(dòng)態(tài)時(shí)，相對靜態(tài)而言，消耗的功耗就比較大。 圖七 Cin=1， A=1， B由 01 時(shí)功耗的波形 (2)最壞的下降延時(shí)分析 下面利用瞬態(tài)分析，測量 Cin=0， A=0， B 由 10 變化時(shí)的延時(shí)情況。 圖八 Cin=0， A=0， B由 10時(shí)，輸入輸出波形 用計(jì)算器中的 delay 函數(shù)測得此時(shí)的最壞上升延時(shí) (對于 Sum 來說，此時(shí)相當(dāng)于最壞的下降延時(shí) )如圖九所示。由圖可以看出，在靜態(tài)時(shí)，電路消耗的功耗很微小 (幾乎為 0)；然而在動(dòng)態(tài)時(shí)，相對靜態(tài)而言，消耗的功耗就比較大。 圖十 Cin=0， A=0， B 由 10 時(shí)功耗的波 形 全加器版圖繪制與 LVS 驗(yàn)證 根據(jù)實(shí)驗(yàn)要求繪制該全加器的版圖如圖十一所示。 下圖就是提取出來的版圖，可清楚的看到提取版圖中的寄生電容。節(jié)點(diǎn)完全匹配 (The lists match.),所以可以知道原理圖與版圖完全一致。 全加器版圖仿真 為進(jìn)行版圖仿真，同時(shí)比較版圖仿真和原理圖仿真結(jié)果，所以建立新的原理圖，如圖所示。然后，在 Analog Environment 環(huán)境中，SetupDesign 選擇所要模擬的線路圖 Full_Adder_posttest， view name 選擇config，然后按以前的方法進(jìn)行仿真，仿真輸入輸出結(jié)果如圖所示。由圖可知， Sum 最壞的上升延時(shí)為 ；而 Sum_layout 最壞的上升延時(shí)。 ②最壞的下降延時(shí)分析 (V=5V， Cin=0， A=0， B10) 輸入電壓 V=5V 時(shí)，當(dāng) Cin=0， A=0， B 由 10 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測得此時(shí) Sum 和 Sum_layout 最壞上升延時(shí) (對于 Sum 來說， 此時(shí)相當(dāng)于最壞的下降延時(shí) )如圖二十、二十一所示。所以，版圖仿真的最壞下降延時(shí)比原理圖仿真的最壞下降延時(shí)小 。由圖可以看出，和前面的一樣，在靜態(tài)時(shí)，電路消耗的功耗很微小 (幾乎為 0)；然而在動(dòng)態(tài)時(shí)，相對靜態(tài)而言，消耗的功耗就比較大。 ③最壞的上升延時(shí)分析 (V=， Cin=1， A=1， B 01) 輸入電壓 V=5V 時(shí)，當(dāng)
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