八位二進(jìn)制累加器的設(shè)計(jì)-文庫吧資料
2025-02-12 15:01本頁面
【正文】 測得此時(shí) Sum 和 Sum_layout 最壞上升延時(shí) (對于 Sum 來說，此時(shí)相當(dāng)于最壞的下降延時(shí) )如圖所示。由圖可知， Sum 最壞的上升延時(shí) ；而 Sum_layout 最壞的上升延時(shí) 。然而，從整體上來說功耗還是很小的。 輸入的電源電壓等于 5V 時(shí)，此時(shí)的功耗輸出波形如下圖所示。由圖可知， Sum 最壞的下降延時(shí) ；而 Sum_layout最壞的下降延時(shí) 。所以，版圖仿真的最壞上升延時(shí)比原理圖仿真的最壞延時(shí)小 。 (2)不同的輸入電壓下延時(shí)與功耗 ①最壞的上升延時(shí)分析 (V=5V， Cin=1， A=1， B 01) 輸入電壓 V=5V 時(shí)，當(dāng) Cin=1， A=1， B 由 01 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測得此最壞下降延時(shí) (對于 Sum 來說，此時(shí)相當(dāng)于最壞的上升延時(shí) )如圖所示。 (1) 首先為與非門創(chuàng)建一個(gè) config view。原理圖和版圖網(wǎng)表中都有 19 個(gè)節(jié)點(diǎn)，7 個(gè)端口以及 14 個(gè) PMOS 和 NMOS。 提取版圖之后，就進(jìn)行 LVS 驗(yàn)證，其輸出結(jié)果如下圖所示。該全加器版圖使用 AMI 工藝，柵長為 600nm， NMOS 和 PMOS 管的寬都以最小尺寸方向器作為標(biāo)準(zhǔn)進(jìn)行放大。然而，從整體上來說功耗還是很小的。由圖可知，最壞的下降延時(shí)為 如圖十所示，是利用計(jì)算器中的 spectrerPower 函數(shù)計(jì)算出的功耗波形。如下圖所示，是該 情況下的輸入輸出波形。然而，從整體上來說功耗還是很小的。由圖可知，最壞的上升延時(shí) 如圖七 所示，是利用計(jì)算器中的 spectrerPower函數(shù)計(jì)算出的功耗波形。如下圖所示，是該情況下的輸入輸出波形。同理可以分析出，當(dāng) Cin=0， A=0， B 由 10 變化時(shí)，上升延時(shí)最大。由于 B是 最后穩(wěn)定的信號 (通常稱為關(guān)鍵信號 )，所以經(jīng)過上面的分析可以得出一個(gè)結(jié)論：為了減小延時(shí)、提高速度，關(guān)鍵信號 (最后穩(wěn)定的信號 )應(yīng)該盡量靠近輸出端。下面我們來分析該鏈最壞下降延時(shí)情況下的輸入條件，如圖所示 (a) 輸入 B=0 保持不變 (b) 輸入 B由 01 變化 由于節(jié)點(diǎn)寄生電容的存在，所以每一 次充放電的過程中，都要對寄生電容 C1及C2進(jìn)行充放電，進(jìn)而增加了傳輸延時(shí)。 由于要測量最壞情況下的延時(shí)以及功耗，所以首先應(yīng)分析何時(shí)才是最壞的情況。 DesignCreateFrom Cellview,生成的封裝 symbol 如圖 所示。 一位全加器的表達(dá)式如下： Si=Ai⊕ Bi⊕ Ci1 第二個(gè)表達(dá)式也可用一個(gè)異或門來代替或門對其中兩個(gè)輸入信號進(jìn)行求和： 全加器晶體管級電路： 各 MOS管參數(shù)： 全加器 晶體管級 原理圖繪制 注意： Cin 為關(guān)鍵信號 (最后穩(wěn)定信號 )，故靠近輸出端，可以減小延時(shí)。一位全加器可以處理低位進(jìn)位，并輸出本位加法進(jìn)位。 ： 綜上所述，整體考慮，最終選擇 具有器件少、成本低 、 電路結(jié)構(gòu)簡單 等優(yōu)點(diǎn)的 串行加法進(jìn)位方式，觸發(fā)器選用能 克服 空翻 、 可靠性高、抗干擾能力強(qiáng) 的 維持阻塞式邊沿 D 觸發(fā)器 。 （ 3） 邊沿觸發(fā)器： 邊沿觸發(fā)器 只能在 CP 上升沿（或下降沿）時(shí)刻接受輸入信號 ，其狀態(tài)只能在 CP 上升沿（或下降沿）時(shí)刻發(fā)生翻轉(zhuǎn)。 （ 2） 主從觸發(fā)器： 主從觸發(fā)器 由分別工作在時(shí)鐘脈沖 CP 不同時(shí)段的主觸發(fā)器和從觸發(fā)器 構(gòu)成，通常只能在 CP 下降沿時(shí)刻狀態(tài)發(fā)生翻轉(zhuǎn)，而在 CP 其他時(shí)刻保持狀態(tài)不變。 ： （ 1） 正電平觸發(fā)式觸發(fā)器： 觸 發(fā) 器 全 加 器 正電平觸發(fā)式觸發(fā)器 的狀態(tài)在 CP=1 期間翻轉(zhuǎn)，在 CP=0 期間保持不變。缺點(diǎn)： 電路復(fù)雜。一個(gè) CP脈沖就能完成整個(gè)進(jìn)位過程。缺點(diǎn)： 運(yùn)算速度慢。 （ 3） 串行加法進(jìn)位 串行加法進(jìn)位從最低位進(jìn)到最高位，即整個(gè)進(jìn)位是分若干步驟進(jìn)行的。 (2)并行進(jìn)位的并行加法器 。 八 位寄存器主要是由觸發(fā)器組成的， 八 位加法器由一位全加器組成，所以最終歸結(jié)到 八 位加法器的組成方式與各類觸發(fā)器方案的選擇。 首先設(shè)計(jì)一全加器，可以將兩數(shù)字 A 和 B 及進(jìn)位進(jìn)行 相加，由于觸發(fā)器具有記憶功能，所以將它們所加的結(jié)果輸入到觸發(fā)器進(jìn)行 存 儲 ， 然后將 存 儲的結(jié)果作為全加器的其中一輸入再次與輸入數(shù)字相加，然后 再進(jìn)行 存 儲 ，這樣就可以實(shí)現(xiàn)累加的功能了。 二、 整體思路 累加器 就是把一列的數(shù)字加起來。 由于累加器在各種實(shí)際應(yīng)用當(dāng)中是必不可少的，而且實(shí)用性強(qiáng)。然而存取 主內(nèi)存 的速度是比從 算數(shù) 邏輯 運(yùn)算 單元 (ALU) 到有直接路徑的累加器存取更慢。 （ 2） 在 中央處理器 CPU 中， 累加器 (accumulator) 是一種暫存 器，用來儲存計(jì)算所產(chǎn)生的中間結(jié)果。 有 各種不同的應(yīng)用： （ 1） 在 運(yùn)算器 中，累加器是專門存放算術(shù)或邏輯運(yùn)算的一個(gè)操作數(shù)和運(yùn)算結(jié)果的寄存器 。 關(guān)鍵詞： CM
試題試卷相關(guān)推薦
鄂ICP備17016276號-1