課程設(shè)計(jì)---4位二進(jìn)制全加器全減器-其他專業(yè)-文庫(kù)吧資料
2025-01-27 02:11本頁(yè)面
【正文】 半加器的。 B4 B3 B2 B1 CIN SELECT 做加法運(yùn)算 Select=0 時(shí)各個(gè)與非門的輸出與輸入相同，達(dá)到了保持不變目的 ,此時(shí) cin=外部輸入，從而實(shí)現(xiàn)了加法功能。 我們將 74LS283的 B口的四個(gè)輸入作如上圖的改動(dòng)，添加了一個(gè)選擇端 select，通過(guò)他來(lái)控制是做加法運(yùn)算還是減法運(yùn)算。 Y的二進(jìn)制補(bǔ)碼 等于 Y’ +1，其中 Y’等于 Y的各個(gè)位取法。所以我們可以按照全加器的構(gòu)成思路來(lái)構(gòu)造全減器。 3） 全減器 全減器有兩種構(gòu)造方法 方法一： 全減器處理二進(jìn)制算法的一位，其輸入位為 X（被減數(shù)）， Y（減數(shù)）和 BIN（借位輸入），其輸出位為 D(差 )和 BOUT（借位輸入）。其除有加數(shù)位 X 和 Y，還有來(lái)自低位的進(jìn)位輸入 CIN，和輸出 S（全加和）與 COUT（送給高位的進(jìn)位），滿足下面等式： C I NYC I NXYXC OUTC I NYXC I NYXNCIYXNCIYXC I NYXS??????????????????????????? 其中，如果輸入有奇數(shù)個(gè) 1，則 S 為 1；如果輸入有 2個(gè)或 2 個(gè)以上的 1，則COUT 為 1。 關(guān)鍵字 74LS283， 全加器，并行進(jìn)位，串行進(jìn)位， 全減器 ， Verilog HDL 仿真 總電路設(shè)計(jì) 一、硬件電路的設(shè)計(jì) 該 4 位二進(jìn)制全加器以 74LS283（圖 1）為核心，采用先行進(jìn)位方式，極大地提高了電路運(yùn)行速度，下面是對(duì) 4 位全加器電路設(shè)計(jì)的具體分析。 本文將采用 4 位二進(jìn)制并行加法器作為折中選擇，所選加法器為 74LS283，74LS283是 4位二進(jìn)制先行進(jìn)位加法器，它只用了幾級(jí)邏輯來(lái)形成和及進(jìn)位輸出，由其構(gòu)成 4位二進(jìn)制全加器 ；而四位的全減器可 以用加法器簡(jiǎn)單的改造而來(lái)。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)行速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。但寬位加法器的設(shè)計(jì)是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面問(wèn)題。 摘要 加法器是數(shù)字系統(tǒng)中的基本邏輯器件。 組合邏輯電路課程設(shè)計(jì)之 —— 4 位二進(jìn)制全加器 /全減器 作者： 姓名：周志敏 學(xué)號(hào)： 2907301001 姓名： 王光甫 學(xué)號(hào)： 2907301007 姓名： 沈俊楷 學(xué)號(hào)： 2907301004 課程設(shè)計(jì)題目 要求： 使用 74LS283 構(gòu)成 4 位二進(jìn)制全加 \全減器。 具體要求： 1）列出真值表； 2）畫出邏輯圖； 3）用 Verilog HDL 進(jìn)行仿
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