八位二進制累加器的設計(參考版)
2025-02-08 15:01本頁面
【正文】 在版圖繪制過程當中，很容易出錯， DRC規(guī)則的驗證很重要，要牢記各部分之間的間距 ，版圖看似很龐大，無從下手，但只要有耐心，足夠細心的話，一切都不是問題。使我明白，在以后的學習中，要不斷的完善自己的知識體系結構，注意理論與實踐的結合，在整個設計過程中，重要的難點不在于設計理論原理，而在于 仿真驗證及功耗延時性能的分析。 五、 本次課程設計收獲與心得 通過本次課程設計對八為二進制累加器的設計與實現(xiàn)，確實積累了不少經(jīng)驗，鍛煉了我的 獨立工作和實際動手的能力，加深了對累加器工作原理的認識，提高了對復雜的綜合性實踐環(huán)節(jié)具有分析問題、解決問題、概括總結的實際工作能力，對涉及累加器項目的開發(fā)、設計過程有了初步的認識。 小結 累加器 A（ ACCUMULATOR）是一個最常用的具有特殊用途的二進制 8 位寄存器，又可記作 ACC，專門用來 存放操作數(shù)或運算結果。 else qout=in。 reg[7:0] qout。 input[7:0] in。 endmodule 八位 二進制寄存 器 代碼 ： module reg8(qout,in,clk,clear)。 input cin。 output cout。 endmodule 八位 二進制全加器 器 代碼 ： module add8(sum,cout,b,a,cin)。 add8 accadd8(sum,cout,Q,A,cin)。 input cin,clk,clear。 output cout。 八 位累加器原理圖繪制 1. 調(diào)用全加器與觸發(fā)器的符號創(chuàng)建原理圖 八 位累加器創(chuàng)建符號 八 位累加器原理圖仿真及分析 仿真結果 ： 計算延時 ： 八位累加器邏輯功能驗證 QUARTUS軟件中利用 VERILOG HDL語言編寫八位累加器： 八位 二進制累加 器 代碼 ： module accumulator8(Q,cout,A,cin,clk,clear)。一開始累加器設定為零，每個數(shù)字依序地被加到累加器中，當所有的數(shù)字都被加入后，得出結果 。 第三部分、 DESIGN A CMOS 8BIT ACCUMULATOR 累加器介紹 累加器 是用來儲存計算所產(chǎn)生的中間結果，是一種暫存器。 2. 原理圖仿真驗證結果： 3. 延時分析： 由圖上可知上升延時為 = ，下降延時為=， Q的上升時間為 =，下降時間為 =。 狀態(tài)轉(zhuǎn)移圖： D 觸發(fā)器原理圖繪制 3. 利用創(chuàng)建的三輸入與非門符號設計主從觸發(fā)器 4. 對設計的主從觸發(fā)器創(chuàng)建符號 D 觸發(fā)器原理圖仿真及分析 對上面的觸發(fā)器原理圖進行封裝之后，建立如圖 所示的原理圖，原理圖主要用來分析觸器的最大時鐘頻率和最大時鐘歪斜 ?？傊?，該觸發(fā)器是在 CP 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖 ,三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。 Q4輸出端至 G6 反饋線起到使觸發(fā)器維持在 0狀態(tài)的作用，稱作置 0維持線； Q4 輸出至 G3 輸入的反饋線起到阻止觸發(fā)器置 1的作用 ,稱為置 1阻塞線。這是因為 G3 和 G4 打開后，它們的輸出 Q3 和 Q4的狀態(tài)是互補的 ,即必定有一個是 0，若 Q3為 0，則經(jīng) G3輸出至G5輸入的反饋線將 G5 封鎖，即封鎖了 D 通往基本 RS 觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在 1狀態(tài)和阻止觸發(fā)器變?yōu)?0 狀態(tài)的作用 ,故該反饋線稱為置 1 維持線 ,置 0阻塞線。由基本 RS觸發(fā)器的邏輯功能可知， Q=Q3 非 =D。這時 G3 和 G4 打開，它們的輸入 Q3 和 Q4 的狀態(tài)由 G5 和 G6 的輸出狀態(tài)決定。同時，由于 Q3 至 Q5 和 Q4 至 Q6的反饋信號將這兩個門打開，因此可接收輸入信號 D，Q5=D， Q6=Q5 非 =D 非。我們設它們均已加入了高電平，不影響電路的工作。 模塊二、 DESIGN A MASTERSLAVE FLIPFLOP 觸發(fā)器介紹（包括工作原理，功能邏輯等） SD 和 RD 接至基本 RS 觸發(fā)器的輸入端，它們分別是預置和清零端，低電平有效。從上面的 表格也可以得出相同的結論。由于功耗與 Vdd平方成正比，所以減小 Vdd是降低功耗最有效的辦法。 小結 對于標準的 CMOS工藝，功耗 延時積為一常數(shù) (當負載電容和電源一定時 )。在相同的輸入情況下， Vdd=5V時的延時比 Vdd=。然而，從 整體上來說功耗還是很小的。所以，版圖仿真的最壞下降延時比原理圖仿真的最壞下降延時小 輸入的電源電壓等于 ，此時的功耗輸出波形如下圖所示。 ④最壞的下降延時分析 (V=， Cin=0， A=0， B10) 輸入電壓 V= 時，當 Cin=0， A=0， B 由 10 變化時，用計算器中的 delay 函數(shù)
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