【正文】 “ Properties”，點擊 后打開工程屬性（ Properties for Fre_NiosⅡ _syslib）對話框，在 c/c++Builder 的“ Configuration Settings”選項中，點擊“ General”頁面，在“ Optimization Level”中選擇“ Optimize size（ Os）”。以下為本設(shè)計的 NiosⅡ 軟核處理器系統(tǒng)的軟件開發(fā)過程 : 1. 創(chuàng)建一個 NiosⅡ IDE 工程 打開 NiosⅡ IDE 新 建工程， 工程名為 Fre_NiosⅡ ,并選擇已生成的目標硬件電路 ,如圖 614 所示： 圖 614 新建 Blank Project 工程模板 18 2. 新建源文件，編寫代碼 圖 615 新建源文件 圖 616在 中編寫代碼 圖 61圖 616 為新建源文件 并進行代碼編寫。僅僅通過一臺PC機、一片 Altera的 FPGA以及一根 JTAG下載電纜，軟件開發(fā)人員就能夠往 NiosⅡ 處理器系統(tǒng)寫入程序以及和 NiosⅡ 處理器系統(tǒng)進行通信。 (三 ) NiosⅡ軟核處理器系統(tǒng)軟件開發(fā) NiosⅡ 軟核處理器的軟件開發(fā)是在 NiosⅡ 集成開發(fā)環(huán)境（ IDE）環(huán)境下進行的， NiosⅡ IDE 是 NiosⅡ系列嵌入式處理器的基本軟件開發(fā)工具， 所有的軟件開發(fā)任務(wù)都可以在 NiosⅡ 下完成， 包括程序的編輯、編譯、調(diào)試和下載運行 。利用硬件乘法器和硬件除法器不僅可以加快對應的算術(shù)運算速度，而且可以減少對程序存儲器的使用。 在選用 EP2C35F672C6 作為目標芯片的情況下，對上述原理圖輸入文件進行編譯，結(jié)果如圖 613 所示： 圖 613 頻率測量電路原理圖編譯結(jié)果 如圖 613 所示，編譯結(jié)果顯示，在選用 EP2C35F672C6 作為目標芯片的情況下，所設(shè)計的頻率測量電路僅占用了 FPGA 芯片三分之一的邏輯單元，消耗的 84%的 FPGA 芯片內(nèi)部的嵌入式存儲單元出去一部分用于產(chǎn)生 NiosⅡ軟核處理器外， 17 其余都用來生產(chǎn) 32KB 程序存儲器和 4096B 數(shù)據(jù)存儲器了。在優(yōu)化技術(shù)選擇欄“ Optimization Technique”中選擇速度優(yōu)先“ Speed”。 圖 612 頻率測量電路原理圖 在 QuartusⅡ窗口中，由菜單“ Assignment→ Settings→ Analysisamp。然后在 QuartusⅡ窗口中，由菜單“ File→ Create∠Update→ Create Symbol Files for current files” 分別產(chǎn)生它 們可以在原理圖輸入方式中調(diào)用的符號。利用 QuartusⅡ開發(fā)軟件提供的原理圖輸入方式可以很容易地實現(xiàn)把各個模塊集成在一起的功能。 圖 69生成系統(tǒng) 15 7. 完成 NiosⅡ軟核處理器系統(tǒng)電路原理圖 在 QuartusⅡ 開發(fā)環(huán)境原理圖輸入文件編輯窗口中放置生成的 NiosⅡ 軟核處理器系統(tǒng)符號“ fre_nios_cpu” ,并添加相應引腳 :完成的 NiosⅡ軟核處理器系統(tǒng)電路原理圖如圖 610 所示 ： 圖 610 NiosⅡ軟核處理器系統(tǒng)電路原理圖 在 Quartus2 窗口中，選擇速度優(yōu)先“ Speed”優(yōu)化技術(shù)的情況下，在選擇EP2C35F672C6 作為目標芯片的情況下，對上圖所示的原理圖輸入文件進行編輯，結(jié)果如圖 611 所示： 圖 611 NiosⅡ軟核處理器系統(tǒng)電路編 譯結(jié)果 (二 ) 頻率測量電路的系統(tǒng)集成 把一個 應用系統(tǒng)分解成一系列功能模塊可以降低設(shè)計難度，也容易實現(xiàn)多人合作。同理 點擊菜單欄的 System AutoAssign IRQs 選項，自動分配各個外設(shè)間的中斷優(yōu)先級，這里我們采用自動分配。如圖 64 所示： 圖 54 添加 ROM和 RAM 13 3. 添加 并配置 NiosⅡ CPU Core 在 Component Library 下 Processors 項雙擊 NiosⅡ processor,打開 NiosⅡ處理器軟核，選擇經(jīng)濟型， Resect Vector 選擇 program(ROM),Exception Vector 選擇 data(RAM),偏移地址選擇默認，配置圖 65 所示： 圖 65 NiosⅡ軟核處理器內(nèi)核 4. 配置 并行輸入 /輸出（ PIO）內(nèi)核 本設(shè)計的 NiosⅡ軟核處理器系統(tǒng)一共需要配置 11 個 并行輸入 /輸出（ PIO）內(nèi)核 ，圖 66 所示為要配置的 27 位寬的輸入端口 counter_data， 同理完成其它輸入 /輸出（ PIO）的配置 。 1. 新建 NiosⅡ 工程 打開 QuartusⅡ軟件，新建工程 fre_nios，然后選擇 Tools|SOPC Builder進入 SOPC Builder。它們分別是具有 27 位端口寬度的用來輸入計數(shù)器計數(shù)值的并行輸入 /輸出（ PIO）內(nèi)核“ counter_data”、具有 1 位端口寬度的用來輸入頻率 /周期顯示選擇信號的并行輸入 /輸出（ PIO）內(nèi)核“ fc_select”和具有 1 位端口寬度的用來輸入測量數(shù)據(jù)準備好信號的并行輸入 /輸出（ PIO）內(nèi)核“ data_ready”。處理器復位地址（ Reset Vector）位于程序存儲器（ ROM），異常中斷地址（ Exception Vector）位于數(shù)據(jù)存儲器（ RAM），地址偏移量采用默認值。由于測量信號的頻率范圍較寬，控制程序 中的相關(guān)數(shù)據(jù)將采用浮點數(shù)據(jù)類型，因此這里添加浮點專用指令，并選擇添加浮點硬件除法器。模擬結(jié)果的后面為采用定時法進行待測信號的周期測量，計數(shù)器的計數(shù)時鐘信號為系統(tǒng)時鐘信 11 號，這時計數(shù)器使能信號的寬度為一個待測信號周期。 2. 計數(shù)器控制電路的模擬測試 圖 55 計數(shù)器控制電路在 QuartusⅡ 中的模擬結(jié)果 圖 56 計數(shù)器控制電路用 ModelSim 仿真 的 波形圖 如圖 5圖 56 所示，為所設(shè)計的計數(shù)器控制電路的模擬結(jié)果，模擬結(jié)果的前面為采用計數(shù)法進行待測信號的頻率測量，這時 NiosⅡ軟核處理器先輸出“ 00”，計數(shù)器的計數(shù)時鐘為待測信號，產(chǎn)生計數(shù)器清零信號，接著輸出“ 01”的控制信號，在系統(tǒng)時鐘信號的控制下產(chǎn)生計數(shù)器使 能信號。 圖 54 計數(shù)器控制電路的編譯報告 如圖 54 所示，在選用 EP2C35F672C6 作為目標芯片，選擇速度優(yōu)先“ Speed”優(yōu)化技術(shù)的情況下，對上面的計數(shù)器控制電路的 VHDL 語言代 10 碼進行編譯。 在從 NiosⅡ軟核處理器系統(tǒng)來的啟動 控制信號的控制下，利用有限狀態(tài)機模型寫出的控制代碼很容易實現(xiàn)一個周期的控制時序結(jié)束以后自動等待，因此實現(xiàn)一個完整的測量循環(huán)很容易。有限狀態(tài)機是一種為進行時序邏輯電路設(shè)計而創(chuàng)建的專門模型， 這種模型對設(shè)計任務(wù)順序明確的數(shù)字控制系統(tǒng)非常有用。計數(shù)器控制電路的輸出信號包括送 到 計 數(shù) 器 的 計 數(shù) 器 清 零 信 號 （ counter_clean ）、 計 數(shù) 時 鐘 信 號（ counter_clk）、計數(shù)使 能信號 (counter_en)，以及送到 NiosⅡ 軟核處理器系統(tǒng)的測量數(shù)據(jù)準備好信號。 計數(shù)器電路需要的所有輸入信號來自計數(shù)器控制電路，同時計數(shù)器控制電路還需要在測量完成之后，即計數(shù)器使能信號有效期間結(jié)束之后，產(chǎn)生一個測量數(shù)據(jù)準備好信號觸發(fā) NiosⅡ軟核處理器系統(tǒng)讀取測量數(shù)據(jù)。計數(shù)器使能信號（ counter_en）也是低電平有效，當它有效時，每來一個計數(shù)時鐘信號（ counter_clk）， 計數(shù)器（輸出端口）（ counter_data）的內(nèi)容加 1。 9 模擬的計數(shù)時鐘信號（ counter_clk）采用 50MHz 的實際應用最高頻率。ModelSim 是 Mentor 公司的生產(chǎn)的一款業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。電路所支持的最高計數(shù)觸發(fā)信號頻率為 253MHz，滿足在使用定時法測量時輸入 50MHz計數(shù)觸發(fā)信號的要求。 圖 51 計數(shù)器電路的編譯報告 如圖 51 所示，在選用 EP2C35F672C6 作為目標芯片的情況下，對上面的數(shù)據(jù)電路的 VHDL 語言代碼進行編譯。 計數(shù)器需要較高的計數(shù)速度，在 Quartus2 窗口中，由菜單“ AssignmentsSettingsAnalysis amp。綜上所述，這里計數(shù)器選擇 27 位數(shù)據(jù)位數(shù)。 在使用定時法測量時，如果用做計數(shù)觸發(fā)信號的系統(tǒng)時鐘頻率為50MHz，這樣在待測信號達到 1Hz 的最小頻率，即 1s 內(nèi)的最大周期時，計數(shù)器的最大計數(shù)數(shù)據(jù)為，這時計數(shù)器需要 27 為數(shù)據(jù)位數(shù)。如果在這里多考慮其他模塊的工作，則可以降低整個系統(tǒng)的設(shè)計難度。在計數(shù)使能信號有效時間過后，計數(shù)器停止計數(shù)，保持本次技術(shù)循環(huán)的技術(shù)數(shù)據(jù)等待 NiosⅡ 軟 核 處 理器系統(tǒng) 計數(shù)器控制模塊 顯示模塊 計數(shù)器模塊 7 NiosⅡ 軟核處理器系統(tǒng)讀取，然后等待下一個計數(shù)循環(huán)的開始。 五、 頻率測量電路的單元電路設(shè)計 (一 ) 計數(shù)器電路 1. 計數(shù)器電路的 VHDL 語言 計數(shù)器的工作不僅需要計數(shù)使能信號和計數(shù)觸發(fā)信號，在開始每次計數(shù)工作之前還需要對計數(shù)器內(nèi)容進行清零。在計數(shù)使 能信號結(jié)束之后，計數(shù)控制模塊再次向 NiosⅡ 軟核處理器系統(tǒng)發(fā)送測量數(shù)據(jù)準備好信號，后者再次從計數(shù)器模塊中讀取測量數(shù)據(jù)。接著對數(shù)據(jù)進行判斷，如果測量數(shù)據(jù)具有 4 為有效數(shù)字，NiosⅡ 軟核處理器系統(tǒng)則對其進行處理，否則再次向計數(shù)器控制模塊發(fā)出啟動定時法測量控制信號。在 20ms 寬的計數(shù)使能信號結(jié)束之后，計數(shù)器控制模塊向 NiosⅡ 軟核處理器系統(tǒng)發(fā)送測量數(shù)據(jù)準備好信號。 每個測量循環(huán)從 NiosⅡ 軟核處理器系統(tǒng)向計數(shù)器控制模塊發(fā)出啟動計數(shù)法測量控制信號開始。 綜上所述，本設(shè)計的頻率測量電路的組成方框圖 41 所示： 6 系統(tǒng)時鐘（ sys_clk） 測量控制信號 測量數(shù)據(jù)準備好信號 計數(shù)觸發(fā)信號 計數(shù)使能信號 顯示格式 控制開關(guān) 測量數(shù)據(jù) 圖 41頻率測量電路的組成方框圖 頻率測量電路的工作是在 NiosⅡ 軟核處理器控制下進行的。在 NiosⅡ 軟核處理器系統(tǒng)中，計數(shù)器 中的測量數(shù)據(jù)可以在一個由開關(guān)輸入信息的控制下，獲得需要的顯示數(shù)據(jù)格式，并通過顯示模塊顯示。 由于所設(shè)計的系統(tǒng)要求能夠顯示待測量數(shù)字信號的頻率和周期，由信號頻率和信號周期的關(guān)系式可知，計數(shù)其中的測量數(shù)據(jù)從一種格式轉(zhuǎn)換為另一種格式將需要進行除法運算。 計數(shù)器控制模塊的輸入信號包括待測信號、頻率固定的 NiosⅡ 軟核處理器系統(tǒng)的系統(tǒng)時鐘信號和該模塊自己的控制信號，輸入信號包括計數(shù)觸發(fā)信號和計數(shù)控制信號。 聯(lián)合采用定時法和計數(shù)法來完成數(shù)字信號的頻率測量，在待測信號頻率較低時采用定時法，在待測信號頻率較高時采用計數(shù)法。 采用計數(shù)法，在待測信號頻率為 50kHz 時，如果 同樣要求測量數(shù)據(jù)具有 4 位有效數(shù)字，那么這時用做計數(shù)控制信號的有效時間至少為 20ms。 采用定時法，在計數(shù)觸發(fā)信號采用 50MHz 的 NiosⅡ 軟核處理器系統(tǒng)的時鐘時，如果要求測量數(shù)據(jù)具有 4 位有效數(shù)字那么這時用做計數(shù)控制信號的待測信號的最小周期為 20us,對應待測信號的最高頻率為 50kHz。 計數(shù)器需要較高的計數(shù)速度，速度的 快慢不僅影響采用計數(shù)法時的最高測量頻率，而且也影響采用定時法時的周期測量精度，因此計數(shù)器模塊采用可編程邏輯器件，使用硬件描述語言來設(shè)計。頻率的單位為 Hz(赫茲 )，周期的單位為 s(秒 )。當頻率數(shù)據(jù)較大時用科學計數(shù)法表示，前四位 4 個顯示測量數(shù)據(jù)的有效數(shù)位；后兩位顯示以 10 為底的冪的符號，最后一位顯示冪次方。 在待測信號的頻率范圍較寬的情況下，聯(lián)合使用以上兩種測量方法既可以保證測量精度，又可以加快測量速度。在待測數(shù)字信號頻率較高時，適合采用計數(shù)法；反之則適合采用定時法。這樣由 一個待測數(shù)字信號周期內(nèi)到來的固定頻率計數(shù)觸發(fā)信號個數(shù)就可以獲得待測數(shù)字信號的周期。如果計數(shù)器控制信號的有效時間固定，如 1s，則在計數(shù) 控制信號的有效時間內(nèi)到來的待測數(shù)字信號的個數(shù)就是其頻率值。 采用計數(shù)法可以直接獲得待測數(shù)字信號的頻率。T 為周期，單位為 s(秒 )。 三、 頻率測量原理與電路設(shè)計要求 頻率的概念與時間的概念直接相關(guān)，信號頻率的另一種描述就是信號的周期。 最后， NiosⅡ軟核處理器系統(tǒng)可以方便地移植到新的可編程邏輯器件中。 其次， NiosⅡ軟核處理器系統(tǒng)的軟核、可配置特點使得用戶能夠容易地對應用系統(tǒng)的硬件電路 部分進行升級。 4 3. 延長產(chǎn)品的生命周期 使用 NiosⅡ軟核處理器進行應用系統(tǒng)設(shè)計可以從以下幾個方面延長產(chǎn)品的生命周期。 Altera 公司