【正文】 electronic products of size is getting smaller and smaller, shorter and shorter design time, more and more sophisticated integration, product life cycle is being shorter and shorter, II more and more lowcost, more and more powerful features, and so on. The use of NiosⅡ processor users can base on their need to transfer the characteristics of embedded systems, performance and cost of making products to market quickly, and expand the product39。 當(dāng)前嵌入式系統(tǒng)迅速發(fā)展起來，基于 Nios II 的嵌入式系統(tǒng)以其自己的優(yōu)點(diǎn)被廣泛應(yīng)用。 本設(shè)計(jì) 基于 Nios II 的嵌入式系統(tǒng)設(shè)計(jì)，利用 SOPC Builder 技術(shù)在 FPGA芯片上 實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)，完成 數(shù)字信號(hào)頻率測量電路的系 統(tǒng) 設(shè)計(jì) 。在 Nios II IDE 中編寫程序，實(shí)現(xiàn)功能 控制，編譯并運(yùn)行。軟核表示處理器的目標(biāo)器件、可編程邏輯器件，只有在下載設(shè)計(jì)文件后才具有處理器的功能；可配置意味著處理器系統(tǒng)的組成和性能可以根據(jù)要 求進(jìn)行調(diào)整。系統(tǒng)中 的外設(shè)，如 SDRAM 控制器、片內(nèi) RAM、三態(tài)橋、 UTART、定時(shí)器、 LED 顯示驅(qū)動(dòng)電路、通用 I/O、 Compact Flash 等都是由 FPGA 內(nèi)部的邏輯和 RAM 資源實(shí)現(xiàn)的。 NiosⅡ的 3 種類型內(nèi)核的比較如表 21 所示 ： 表 21 NiosⅡ 3 種類 型內(nèi)核的比較 特性 NiosⅡ /e NiosⅡ /s NiosⅡ /f 目標(biāo) 最小核 較小核 最快的執(zhí)行速度 DMIPS/MHz 3 Max. DMIPS 31 127 218 面積 /LE 700 1400 1800 流水線 1 級(jí) 5 級(jí) 6 級(jí) 外部地址空間 /GB 2 2 2 指令 Cache 無 512B64KB 靜態(tài)分支預(yù)測 512B64KB 靜態(tài)分支預(yù)測 數(shù)據(jù) Cache 無 無 512B64KB ALU 只能移位操作、 無硬件乘法、除法 硬件乘法、除法和移位操作 硬件乘法、除法和移位操作 (四 ) 使用 NiosⅡ軟核處理器的優(yōu)勢 1. 提供合理的性能 基于處理器進(jìn)行應(yīng)用系統(tǒng)設(shè)計(jì)時(shí)，設(shè)計(jì)者很難在眾多的處理器芯片中選擇到合適的芯片，因?yàn)樘幚砥餍酒墓δ芎图夹g(shù)指標(biāo)是確定的。設(shè)計(jì)者還能過在 NiosⅡ軟核處理器系統(tǒng)中集成自己專有的邏輯功能，如浮點(diǎn)算術(shù)運(yùn)算電路、數(shù)字信號(hào)處理（ DSP）電路等。 4 3. 延長產(chǎn)品的生命周期 使用 NiosⅡ軟核處理器進(jìn)行應(yīng)用系統(tǒng)設(shè)計(jì)可以從以下幾個(gè)方面延長產(chǎn)品的生命周期。 最后， NiosⅡ軟核處理器系統(tǒng)可以方便地移植到新的可編程邏輯器件中。T 為周期，單位為 s(秒 )。如果計(jì)數(shù)器控制信號(hào)的有效時(shí)間固定，如 1s，則在計(jì)數(shù) 控制信號(hào)的有效時(shí)間內(nèi)到來的待測數(shù)字信號(hào)的個(gè)數(shù)就是其頻率值。在待測數(shù)字信號(hào)頻率較高時(shí)，適合采用計(jì)數(shù)法；反之則適合采用定時(shí)法。當(dāng)頻率數(shù)據(jù)較大時(shí)用科學(xué)計(jì)數(shù)法表示，前四位 4 個(gè)顯示測量數(shù)據(jù)的有效數(shù)位；后兩位顯示以 10 為底的冪的符號(hào)，最后一位顯示冪次方。 計(jì)數(shù)器需要較高的計(jì)數(shù)速度，速度的 快慢不僅影響采用計(jì)數(shù)法時(shí)的最高測量頻率，而且也影響采用定時(shí)法時(shí)的周期測量精度，因此計(jì)數(shù)器模塊采用可編程邏輯器件，使用硬件描述語言來設(shè)計(jì)。 采用計(jì)數(shù)法，在待測信號(hào)頻率為 50kHz 時(shí)，如果 同樣要求測量數(shù)據(jù)具有 4 位有效數(shù)字，那么這時(shí)用做計(jì)數(shù)控制信號(hào)的有效時(shí)間至少為 20ms。 計(jì)數(shù)器控制模塊的輸入信號(hào)包括待測信號(hào)、頻率固定的 NiosⅡ 軟核處理器系統(tǒng)的系統(tǒng)時(shí)鐘信號(hào)和該模塊自己的控制信號(hào)，輸入信號(hào)包括計(jì)數(shù)觸發(fā)信號(hào)和計(jì)數(shù)控制信號(hào)。在 NiosⅡ 軟核處理器系統(tǒng)中，計(jì)數(shù)器 中的測量數(shù)據(jù)可以在一個(gè)由開關(guān)輸入信息的控制下，獲得需要的顯示數(shù)據(jù)格式，并通過顯示模塊顯示。 每個(gè)測量循環(huán)從 NiosⅡ 軟核處理器系統(tǒng)向計(jì)數(shù)器控制模塊發(fā)出啟動(dòng)計(jì)數(shù)法測量控制信號(hào)開始。接著對數(shù)據(jù)進(jìn)行判斷，如果測量數(shù)據(jù)具有 4 為有效數(shù)字，NiosⅡ 軟核處理器系統(tǒng)則對其進(jìn)行處理，否則再次向計(jì)數(shù)器控制模塊發(fā)出啟動(dòng)定時(shí)法測量控制信號(hào)。 五、 頻率測量電路的單元電路設(shè)計(jì) (一 ) 計(jì)數(shù)器電路 1. 計(jì)數(shù)器電路的 VHDL 語言 計(jì)數(shù)器的工作不僅需要計(jì)數(shù)使能信號(hào)和計(jì)數(shù)觸發(fā)信號(hào)，在開始每次計(jì)數(shù)工作之前還需要對計(jì)數(shù)器內(nèi)容進(jìn)行清零。如果在這里多考慮其他模塊的工作，則可以降低整個(gè)系統(tǒng)的設(shè)計(jì)難度。綜上所述，這里計(jì)數(shù)器選擇 27 位數(shù)據(jù)位數(shù)。 圖 51 計(jì)數(shù)器電路的編譯報(bào)告 如圖 51 所示，在選用 EP2C35F672C6 作為目標(biāo)芯片的情況下，對上面的數(shù)據(jù)電路的 VHDL 語言代碼進(jìn)行編譯。ModelSim 是 Mentor 公司的生產(chǎn)的一款業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。計(jì)數(shù)器使能信號(hào)（ counter_en）也是低電平有效，當(dāng)它有效時(shí)，每來一個(gè)計(jì)數(shù)時(shí)鐘信號(hào)（ counter_clk）， 計(jì)數(shù)器（輸出端口）（ counter_data）的內(nèi)容加 1。計(jì)數(shù)器控制電路的輸出信號(hào)包括送 到 計(jì) 數(shù) 器 的 計(jì) 數(shù) 器 清 零 信 號(hào) （ counter_clean ）、 計(jì) 數(shù) 時(shí) 鐘 信 號(hào)（ counter_clk）、計(jì)數(shù)使 能信號(hào) (counter_en)，以及送到 NiosⅡ 軟核處理器系統(tǒng)的測量數(shù)據(jù)準(zhǔn)備好信號(hào)。 在從 NiosⅡ軟核處理器系統(tǒng)來的啟動(dòng) 控制信號(hào)的控制下，利用有限狀態(tài)機(jī)模型寫出的控制代碼很容易實(shí)現(xiàn)一個(gè)周期的控制時(shí)序結(jié)束以后自動(dòng)等待，因此實(shí)現(xiàn)一個(gè)完整的測量循環(huán)很容易。 2. 計(jì)數(shù)器控制電路的模擬測試 圖 55 計(jì)數(shù)器控制電路在 QuartusⅡ 中的模擬結(jié)果 圖 56 計(jì)數(shù)器控制電路用 ModelSim 仿真 的 波形圖 如圖 5圖 56 所示，為所設(shè)計(jì)的計(jì)數(shù)器控制電路的模擬結(jié)果，模擬結(jié)果的前面為采用計(jì)數(shù)法進(jìn)行待測信號(hào)的頻率測量，這時(shí) NiosⅡ軟核處理器先輸出“ 00”，計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘為待測信號(hào)，產(chǎn)生計(jì)數(shù)器清零信號(hào)，接著輸出“ 01”的控制信號(hào)，在系統(tǒng)時(shí)鐘信號(hào)的控制下產(chǎn)生計(jì)數(shù)器使 能信號(hào)。由于測量信號(hào)的頻率范圍較寬，控制程序 中的相關(guān)數(shù)據(jù)將采用浮點(diǎn)數(shù)據(jù)類型，因此這里添加浮點(diǎn)專用指令，并選擇添加浮點(diǎn)硬件除法器。它們分別是具有 27 位端口寬度的用來輸入計(jì)數(shù)器計(jì)數(shù)值的并行輸入 /輸出（ PIO）內(nèi)核“ counter_data”、具有 1 位端口寬度的用來輸入頻率 /周期顯示選擇信號(hào)的并行輸入 /輸出（ PIO）內(nèi)核“ fc_select”和具有 1 位端口寬度的用來輸入測量數(shù)據(jù)準(zhǔn)備好信號(hào)的并行輸入 /輸出（ PIO）內(nèi)核“ data_ready”。如圖 64 所示： 圖 54 添加 ROM和 RAM 13 3. 添加 并配置 NiosⅡ CPU Core 在 Component Library 下 Processors 項(xiàng)雙擊 NiosⅡ processor,打開 NiosⅡ處理器軟核，選擇經(jīng)濟(jì)型， Resect Vector 選擇 program(ROM),Exception Vector 選擇 data(RAM),偏移地址選擇默認(rèn)，配置圖 65 所示： 圖 65 NiosⅡ軟核處理器內(nèi)核 4. 配置 并行輸入 /輸出（ PIO）內(nèi)核 本設(shè)計(jì)的 NiosⅡ軟核處理器系統(tǒng)一共需要配置 11 個(gè) 并行輸入 /輸出（ PIO）內(nèi)核 ，圖 66 所示為要配置的 27 位寬的輸入端口 counter_data， 同理完成其它輸入 /輸出（ PIO）的配置 。 圖 69生成系統(tǒng) 15 7. 完成 NiosⅡ軟核處理器系統(tǒng)電路原理圖 在 QuartusⅡ 開發(fā)環(huán)境原理圖輸入文件編輯窗口中放置生成的 NiosⅡ 軟核處理器系統(tǒng)符號(hào)“ fre_nios_cpu” ,并添加相應(yīng)引腳 :完成的 NiosⅡ軟核處理器系統(tǒng)電路原理圖如圖 610 所示 ： 圖 610 NiosⅡ軟核處理器系統(tǒng)電路原理圖 在 Quartus2 窗口中，選擇速度優(yōu)先“ Speed”優(yōu)化技術(shù)的情況下，在選擇EP2C35F672C6 作為目標(biāo)芯片的情況下，對上圖所示的原理圖輸入文件進(jìn)行編輯，結(jié)果如圖 611 所示： 圖 611 NiosⅡ軟核處理器系統(tǒng)電路編 譯結(jié)果 (二 ) 頻率測量電路的系統(tǒng)集成 把一個(gè) 應(yīng)用系統(tǒng)分解成一系列功能模塊可以降低設(shè)計(jì)難度，也容易實(shí)現(xiàn)多人合作。然后在 QuartusⅡ窗口中，由菜單“ File→ Create∠Update→ Create Symbol Files for current files” 分別產(chǎn)生它 們可以在原理圖輸入方式中調(diào)用的符號(hào)。在優(yōu)化技術(shù)選擇欄“ Optimization Technique”中選擇速度優(yōu)先“ Speed”。利用硬件乘法器和硬件除法器不僅可以加快對應(yīng)的算術(shù)運(yùn)算速度，而且可以減少對程序存儲(chǔ)器的使用。僅僅通過一臺(tái)PC機(jī)、一片 Altera的 FPGA以及一根 JTAG下載電纜，軟件開發(fā)人員就能夠往 NiosⅡ 處理器系統(tǒng)寫入程序以及和 NiosⅡ 處理器系統(tǒng)進(jìn)行通信。 （ 1） 軟件工程的編譯設(shè)置 右鍵點(diǎn)擊 Fre_NiosⅡ 工程名稱，在彈出的菜單 中選擇“ Properties”，點(diǎn)擊后打開工程屬性（ Properties for Fre_NiosⅡ ）對話框，在 c/c++ Builder 的“ Configuration Settings”選項(xiàng)中，點(diǎn)擊“ General”頁面，在“ Optimization 19 Level”中選擇“ Optimize size (Os）”，如圖 617 所示： 圖 617 軟件工程設(shè)置 （ 2） 系統(tǒng)工程的編譯設(shè)置 右鍵點(diǎn)擊 Fre_NiosⅡ _syslib[Fre_nios_cpu]工程名稱，在彈出的菜單中選擇“ Properties”，點(diǎn)擊 后打開工程屬性（ Properties for Fre_NiosⅡ _syslib）對話框，在 c/c++Builder 的“ Configuration Settings”選項(xiàng)中，點(diǎn)擊“ General”頁面，在“ Optimization Level”中選擇“ Optimize size（ Os）”。如果不做前面的代碼消減優(yōu)化，產(chǎn)生的代碼量要比這大好幾倍，甚至超過 甚至超出 32KB 使得編譯無法 通過。有三種運(yùn)行方式： NiosⅡHardware、 NiosⅡ Instruction Set Simulator 和 NiosⅡ ModelSim，分別是目標(biāo)板運(yùn)行、指令集仿真器運(yùn)行和使用 ModelSim 進(jìn)行 RTL 級(jí)系統(tǒng)仿真運(yùn)行。在 NiosⅡ IDE 中 System Library 屬性打開“ ModelSim only,no hardware support”按鈕，這樣在編譯軟件時(shí)才會(huì)生成代碼相關(guān)的存儲(chǔ)器初始化文件，以加速仿真。 設(shè)計(jì)的頻率測量系統(tǒng)包括 3 個(gè)模塊：計(jì)數(shù)器模塊、計(jì)數(shù)器控制模塊，以及測量數(shù)據(jù)處理模塊。對測量數(shù)據(jù)的處理，以及由此產(chǎn)生的系統(tǒng)工作狀態(tài)需要算術(shù)運(yùn)算和邏輯運(yùn)算的支持，因此使用 NiosⅡ 軟核處理器實(shí)現(xiàn)。提高了自己的動(dòng)手能力，更主要的是學(xué)習(xí)能力。還應(yīng)該能做出實(shí)物，在 FPGA 上運(yùn)行，測試所設(shè)計(jì)的電路是否正確，系統(tǒng)是否合理等。 使用標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型 use 。定義計(jì)數(shù)使能信號(hào)輸入端口 counter_data: out std_logic_vector(26 downto 0) 定義計(jì)數(shù)數(shù)據(jù)出處端口 )。039。)then –判斷計(jì)數(shù)器使能信號(hào)是否有效 if(counter_clk39。 計(jì)數(shù)器內(nèi)容加 1 counter_data=counter。 進(jìn)程語句結(jié)束 end fre_counter。 支持標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型的算術(shù)運(yùn)算 entity fre_controller is 定義實(shí)體 port(sys_clk,pulse: in std_logic。 實(shí)體結(jié)束語句 architecture fre_controller of fre_controller is 定義結(jié)構(gòu)體 signal state_start,method: std_logic。定義定時(shí)法產(chǎn)生信號(hào) signal gate_20ms: integer range 0 to 1000000。039。039。139。)then case state_pulse is when 0 = clean_pulse=39。產(chǎn)生計(jì)數(shù)器使能信號(hào)