【正文】 碼 圖 61圖 616 為新建源文件 并進行代碼編寫。 3. 編譯設(shè)置 編譯之前，我們先對項目進行一些設(shè)置，以 優(yōu)化程序，使編譯器編譯出更高效、占用內(nèi)存空間更小的代碼。 （ 1） 軟件工程的編譯設(shè)置 右鍵點擊 Fre_NiosⅡ 工程名稱，在彈出的菜單 中選擇“ Properties”，點擊后打開工程屬性（ Properties for Fre_NiosⅡ ）對話框，在 c/c++ Builder 的“ Configuration Settings”選項中，點擊“ General”頁面，在“ Optimization 19 Level”中選擇“ Optimize size (Os）”，如圖 617 所示： 圖 617 軟件工程設(shè)置 （ 2） 系統(tǒng)工程的編譯設(shè)置 右鍵點擊 Fre_NiosⅡ _syslib[Fre_nios_cpu]工程名稱，在彈出的菜單中選擇“ Properties”，點擊 后打開工程屬性（ Properties for Fre_NiosⅡ _syslib）對話框，在 c/c++Builder 的“ Configuration Settings”選項中，點擊“ General”頁面，在“ Optimization Level”中選擇“ Optimize size（ Os）”。然后，點擊該對話框的“ System Library”打開 System library 屬性頁面，不清除“ Clean exit (flush buffers)”，清除“ Link with profiling library” ，選上“ Reduced device drivers”和“ Small C library”， Program memory (.text)選擇 program，其它不變 ，如圖 618 所示 。點擊 OK 完成設(shè)置，并保存工程。 圖 618 Fre_nios_syslib工程設(shè)置 20 4. 編譯工 程 右鍵點擊“ Fre_Nios2”，在彈出的菜單中選擇“ Build Project” ，進行工程的編譯，如圖 619 所示： 圖 619 工程的編譯 圖 620 工程編譯成功 如圖 620所示，工程編譯成功，說明軟件工程產(chǎn)生代碼 10004字節(jié)， 32KB總存儲量中剩余 2104字節(jié)可用。如果不做前面的代碼消減優(yōu)化，產(chǎn)生的代碼量要比這大好幾倍，甚至超過 甚至超出 32KB 使得編譯無法 通過。因為，默認情況下系 21 統(tǒng)會將底層用戶用到的 用 不 到的所有相關(guān)驅(qū)動程序都編譯進生成的代碼里。優(yōu)化的目的就是刪除一些不使用的驅(qū)動程序從而減小代碼量。 5. 調(diào)試程序 圖 621 在調(diào)試窗口觀察變量的值的變化 圖 622 觀察寄存器變量的值 6. NiosⅡ IDE 程序運行 在工程編譯調(diào)試之后，就可以運行程序了。有三種運行方式： NiosⅡHardware、 NiosⅡ Instruction Set Simulator 和 NiosⅡ ModelSim，分別是目標板運行、指令集仿真器運行和使用 ModelSim 進行 RTL 級系統(tǒng)仿真運行。 由于沒有開發(fā)板，不能采用目標板運行，所以采用指令集仿真運行和使用ModelSim 進行 RTL 級系統(tǒng)仿真運行。如圖 623 所示，采用指令集仿真運行時候出現(xiàn)錯誤，一直沒有得到很好的的解決。使用 ModelSim 進行系統(tǒng)仿真時，需要在 SOPC Builder中設(shè)置 ModelSim的路徑和使能 Simulation,PIO在 SOPC Builder中設(shè)置仿真選 項。在 NiosⅡ IDE 中 System Library 屬性打開“ ModelSim only,no hardware support”按鈕，這樣在編譯軟件時才會生成代碼相關(guān)的存儲器初始化文件，以加速仿真。 22 圖 623 NiosⅡ指令集仿真 圖 624 NiosⅡ ModelSim仿真 如圖 624 所示為 NiosⅡ ModelSim 仿真中數(shù)碼管 seg7a 的數(shù)據(jù)變化，其余 6個數(shù)碼管的數(shù)據(jù)仿真變化與圖 624 中的類似，這里不再列舉。用 ModelSim 做NiosⅡ 的仿真時，只能看到波形的變化，不能顯示具體的字符，仿真效 果不能像硬件電路仿真一樣明顯。 七、 設(shè)計總結(jié) 這里基于 Altera 公司的 FPGA 芯片 EP2335F672C6 完成了一個單芯片的頻率測量系統(tǒng)，頻率測量范圍為 Hz，以頻率 /周期兩種 顯示方式顯示。 設(shè)計的頻率測量系統(tǒng)包括 3 個模塊：計數(shù)器模塊、計數(shù)器控制模塊，以及測量數(shù)據(jù)處理模塊。前兩者使用 VHDL 語言進行設(shè)計，后者使用 NiosⅡ 軟核處理器系統(tǒng)實現(xiàn)。在一個系統(tǒng)中采用兩種方法設(shè)計是因為它們有各自的明顯特點，即使用硬件描述語言設(shè)計的電路工作速度快，而處理器具有強大的算術(shù)運 算能力。計數(shù)器的計數(shù)速度決定了最高測量頻率，因此采用硬件描述語言完成設(shè)計。對測量數(shù)據(jù)的處理，以及由此產(chǎn)生的系統(tǒng)工作狀態(tài)需要算術(shù)運算和邏輯運算的支持，因此使用 NiosⅡ 軟核處理器實現(xiàn)。系統(tǒng)中的計數(shù)器控制模塊使用上述兩種方法都可以，但是采用硬件描述語言完成設(shè)計消耗的邏輯資源較少，同時測量精度較高。 頻率測量系統(tǒng)的設(shè)計使我從中學會了如何把 NiosⅡ 軟核處理器用于應用系統(tǒng)的方法， NiosⅡ軟核處理器系統(tǒng)設(shè)計的完整過程，即創(chuàng)建 QuartusⅡ工程、創(chuàng)建原理圖輸入文件、利用 SOPC Builder 工具配置 NiosⅡ軟 核處理器系統(tǒng)、在QuartusⅡ環(huán)境下通過編譯產(chǎn)生支持 C語言文件的硬件電路基礎(chǔ)、創(chuàng)建 NiosⅡ IDE 23 工程、創(chuàng)建 C 語言程序文件、在 NiosⅡ IDE 環(huán)境下編譯 C 語言文件產(chǎn)生用于程序存儲器初始化的可執(zhí)行代碼、再次在 QuartusⅡ環(huán)境下通過編譯獲得初始化程序存儲器的文件、配置 FPGA 芯片。 通過本次畢業(yè)設(shè)計，真正使我學會了，如何去運用自己的所學知識去實際做點東西。提高了自己的動手能力，更主要的是學習能力。在實際做的過程中遇到了很多的困難，還有好多東西都不會， NiosⅡ軟核處理器系統(tǒng)還只是有了個大致的了解，以后還要 更加系統(tǒng)深入地去學習。用 ModelSim 仿真的時候也仔細學習了好長時間，才能夠用 ModelSim 進行簡單的波形仿真，對于比較復雜的波形仿真，還處在學習、研究階段。 本設(shè)計還存在很多不足以及需要改進的地方，如頻率 /周期顯示的方式需要改進。還應該能做出實物，在 FPGA 上運行，測試所設(shè)計的電路是否正確，系統(tǒng)是否合理等。由于自身能力有限，以后還需要更加努力！ 真正的動手實際去做了，才知道自己所學的知識真是太有限了，以后會更加主動的去學習，理論聯(lián)系實踐。很快就要去另外一個學習學習了，以后一定會更加努力地去學習，提高自 己的動手實踐能力，將來給老師們和學校增光添彩！ 24 參考文獻 [1]鄭亞民，董曉舟 .VHDL 與 VerilogHDL 比較學習及建模指導 [M].北京：國防工業(yè)出版社， 2021. [2]潘松，黃繼業(yè) .EDA 技術(shù)使用教程（第二版） .[M].北京：科學出版社， 2021 [3]郝建國，倪德克，鄭燕 .基于 NiosⅡ內(nèi)核的 FPGA 電路系統(tǒng)設(shè)計 [M].北京：電子工業(yè)出版社， 2021. [4]周立功 .SOPC 嵌入式系統(tǒng)實驗教程（一） [M].北京：北京航空航天大學出版社， 2021. [5]Altera Corporation. Nios Ⅱ Processor Reference Handbook ：,2021. [6]李宏偉，袁斯華 .基于 QuartusⅡ的 FPGA/CPLD 設(shè)計 [M].北京：電子工業(yè)出版社， 2021. [7]李蘭英 . SOPC 設(shè)計原理及應用： NiosⅡ嵌入式軟核 [M].北京：北京航空航天大學出版社， 2021. [8]孫凱 ,程世恒 .NiosⅡ系統(tǒng)開發(fā)設(shè)計與應用實例 [M].北京：北京航空航天大學出版社， 2021. [9]蔡偉剛 .NiosⅡ 軟件架構(gòu)解 析 [M].西安：西安電子科技大學出版社， 2021. [10]劉明章 .基于 FPGA 的嵌入式系統(tǒng)設(shè)計 [M].北京：國防工業(yè)出版社， 2021. 25 附 錄 (一 ) 計數(shù)器電路的 VHDL 語言代碼 library ieee。 打開 ieee 庫 use 。 使用標準邏輯數(shù)據(jù)類型 use 。支持標準邏輯數(shù)據(jù)類型的算術(shù)運算 entity fre_counter is 定義實體 port( counter_clk: in std_logic。定義計數(shù)時鐘信號輸入端口 counter_clean: in std_logic。定義計數(shù)清零信號輸入端口 counter_en: in std_logic。定義計數(shù)使能信號輸入端口 counter_data: out std_logic_vector(26 downto 0) 定義計數(shù)數(shù)據(jù)出處端口 )。 end fre_counter。 實體結(jié)束語句 architecture fre_counter of fre_counter is 定義結(jié)構(gòu)體 begin 開始電路描述 process(counter_clk,counter_clean,counter_en)—計數(shù)進程 variable counter:std_logic_vector(26 downto 0)。定義 27 位計數(shù)器 begin 開始進程 if(counter_clean=39。039。)then 判斷計數(shù)器清零信號是否有效 counter:=000000000000000000000000000。 計數(shù)器清零 elsif(counter_en=39。039。)then –判斷計數(shù)器使能信號是否有效 if(counter_clk39。event and counter_clk=39。139。)then 判斷計數(shù)器時鐘信號是否有效 counter:=counter+1。 計數(shù)器內(nèi)容加 1 counter_data=counter。 將計數(shù)器內(nèi)容送計數(shù)數(shù)據(jù)輸出端口 end if。條件語句結(jié)束 end if。 條件語句結(jié)束 end process。 進程語句結(jié)束 end fre_counter。 結(jié)構(gòu)體語句結(jié)束 (二 ) 計數(shù)器控制電路的 VHDL 語言代碼 library ieee。 打開 ieee 庫 use 。 使用標準邏輯數(shù)據(jù)類型 use 。 支持標準邏輯數(shù)據(jù)類型的算術(shù)運算 entity fre_controller is 定義實體 port(sys_clk,pulse: in std_logic。定義系統(tǒng)時鐘和待測信號輸入端口 26 control_nios: in std_logic_vector(1 downto 0)。 定義控制信號輸入端口 counter_clk,counter_clean,counter_en,data_ready:out std_logic 定義產(chǎn)生計數(shù)器控制信號輸出端口 )。 end fre_controller。 實體結(jié)束語句 architecture fre_controller of fre_controller is 定義結(jié)構(gòu)體 signal state_start,method: std_logic。定義控制信號 signal state_pulse,state_sys: integer range 0 to 1。定義狀態(tài)信號 signal clean_pulse,en_pulse,ready_pulse: std_logic。定義計數(shù)法產(chǎn)生信號 signal clean_sys,en_sys,ready_sys: std_logic。定義定時法產(chǎn)生信號 signal gate_20ms: integer range 0 to 1000000。定義產(chǎn)生 20ms 的測量閘門 begin 開始電路功能描述 stat