【文章內(nèi)容簡介】 圖 53 計數(shù)器電路模擬結(jié)果 如圖 53 所示為所設(shè)計的計數(shù)器電路的 ModelSim 模擬 仿真 結(jié)果。ModelSim 是 Mentor 公司的生產(chǎn)的一款業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。它采用直 接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護 IP 核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，是FPGA/ASIC 設(shè)計的首選仿真軟件。 9 模擬的計數(shù)時鐘信號（ counter_clk）采用 50MHz 的實際應(yīng)用最高頻率。計數(shù)器清零信號（ counter_clean）為低電平有效，當(dāng)它有效時，計數(shù)器（ counter）的內(nèi)容被清零。計數(shù)器使能信號（ counter_en）也是低電平有效，當(dāng)它有效時，每來一個計數(shù)時鐘信號（ counter_clk）， 計數(shù)器（輸出端口）（ counter_data）的內(nèi)容加 1。 輸出端口（ counter_data）的數(shù)據(jù)在計數(shù)器使能信號有效期間跟隨計數(shù)器的內(nèi)容變化，因此在該端口上的數(shù)據(jù)必須要等測量完成之后才能讀取。 計數(shù)器電路需要的所有輸入信號來自計數(shù)器控制電路，同時計數(shù)器控制電路還需要在測量完成之后，即計數(shù)器使能信號有效期間結(jié)束之后，產(chǎn)生一個測量數(shù)據(jù)準備好信號觸發(fā) NiosⅡ軟核處理器系統(tǒng)讀取測量數(shù)據(jù)。 (二 ) 計數(shù)器控制電路 1. 計數(shù)器控制電路的 VHDL 語言描述 計數(shù)控制電路的輸入信號包括待測量的數(shù)字信號、系統(tǒng)時鐘信號，以及從 NiosⅡ 軟核處理器系統(tǒng)來控制信號。計數(shù)器控制電路的輸出信號包括送 到 計 數(shù) 器 的 計 數(shù) 器 清 零 信 號 （ counter_clean ）、 計 數(shù) 時 鐘 信 號（ counter_clk）、計數(shù)使 能信號 (counter_en)，以及送到 NiosⅡ 軟核處理器系統(tǒng)的測量數(shù)據(jù)準備好信號。 計 數(shù) 器 控 制 電 路 的 VHDL 代 碼 采 用 有 限 狀 態(tài) 機 （ Finite State Machine,FSM）模型進 行編寫。有限狀態(tài)機是一種為進行時序邏輯電路設(shè)計而創(chuàng)建的專門模型， 這種模型對設(shè)計任務(wù)順序明確的數(shù)字控制系統(tǒng)非常有用。由電路的狀態(tài)轉(zhuǎn)換表或電路的狀態(tài)轉(zhuǎn)換圖，利用 VHDL 可以設(shè)計出不同應(yīng)用特點的狀態(tài)機，而且這些狀態(tài)機都具有相對固定的語句及表達方式。 在從 NiosⅡ軟核處理器系統(tǒng)來的啟動 控制信號的控制下，利用有限狀態(tài)機模型寫出的控制代碼很容易實現(xiàn)一個周期的控制時序結(jié)束以后自動等待，因此實現(xiàn)一個完整的測量循環(huán)很容易。 其 VHDL 語言代碼如附錄二所示。 圖 54 計數(shù)器控制電路的編譯報告 如圖 54 所示，在選用 EP2C35F672C6 作為目標芯片，選擇速度優(yōu)先“ Speed”優(yōu)化技術(shù)的情況下，對上面的計數(shù)器控制電路的 VHDL 語言代 10 碼進行編譯。編譯報告顯示電路占用芯片邏輯單元為 37，與計數(shù)器電路類似，仍然只占了不到整個芯片 33216 個邏輯單元的 1%。 2. 計數(shù)器控制電路的模擬測試 圖 55 計數(shù)器控制電路在 QuartusⅡ 中的模擬結(jié)果 圖 56 計數(shù)器控制電路用 ModelSim 仿真 的 波形圖 如圖 5圖 56 所示，為所設(shè)計的計數(shù)器控制電路的模擬結(jié)果，模擬結(jié)果的前面為采用計數(shù)法進行待測信號的頻率測量，這時 NiosⅡ軟核處理器先輸出“ 00”，計數(shù)器的計數(shù)時鐘為待測信號，產(chǎn)生計數(shù)器清零信號，接著輸出“ 01”的控制信號，在系統(tǒng)時鐘信號的控制下產(chǎn)生計數(shù)器使 能信號。計數(shù)使能信號結(jié)束以 后，輸出數(shù)據(jù)準備好信號。模擬結(jié)果的后面為采用定時法進行待測信號的周期測量，計數(shù)器的計數(shù)時鐘信號為系統(tǒng)時鐘信 11 號，這時計數(shù)器使能信號的寬度為一個待測信號周期。 六、 NiosⅡ軟核處理器系統(tǒng) (一 ) NiosⅡ軟核處理器系統(tǒng)硬件電路 由于完成從測量的頻率數(shù)據(jù)轉(zhuǎn)換為周期數(shù)據(jù)，或者從測量的周期數(shù)據(jù)轉(zhuǎn)換為頻率數(shù)據(jù)需要進行除法運算，利用硬件實現(xiàn)除法運算具有速度快、節(jié)省程序存儲器的優(yōu)點，因此這里選擇 Nios/s(標準 )內(nèi)核，并選擇硬件乘法器（ Embedded Multipliers）和硬件除法器。由于測量信號的頻率范圍較寬，控制程序 中的相關(guān)數(shù)據(jù)將采用浮點數(shù)據(jù)類型，因此這里添加浮點專用指令，并選擇添加浮點硬件除法器。 存儲器有 FPGA 芯片內(nèi)部的嵌入式存儲單元實現(xiàn)，配置 32KB 程序存儲器（ ROM）、 4096B 數(shù)據(jù)存儲器（ RAM）。處理器復(fù)位地址（ Reset Vector）位于程序存儲器（ ROM），異常中斷地址（ Exception Vector）位于數(shù)據(jù)存儲器（ RAM），地址偏移量采用默認值。 NiosⅡ軟核處理器系統(tǒng) 包含 3 個用于輸入信號的并行輸入 /輸出（ PIO）內(nèi)核。它們分別是具有 27 位端口寬度的用來輸入計數(shù)器計數(shù)值的并行輸入 /輸出（ PIO）內(nèi)核“ counter_data”、具有 1 位端口寬度的用來輸入頻率 /周期顯示選擇信號的并行輸入 /輸出（ PIO）內(nèi)核“ fc_select”和具有 1 位端口寬度的用來輸入測量數(shù)據(jù)準備好信號的并行輸入 /輸出（ PIO）內(nèi)核“ data_ready”。 系統(tǒng)還包含 8 個用于輸出信號的并行輸入 /輸出（ PIO）內(nèi)核，其中一個為具有 2 位端口寬度的用來向計數(shù)器控制模塊輸出控制信號的并行輸入/輸出（ PIO）內(nèi)核“ control_nios”，其余 7 個是具有 7 個位端口寬度，分別用來向 7 個數(shù)碼管輸出控制信號的并行輸入 /輸出（ PIO）內(nèi)核 。 1. 新建 NiosⅡ 工程 打開 QuartusⅡ軟件，新建工程 fre_nios，然后選擇 Tools|SOPC Builder進入 SOPC Builder。在 Create New System 對話框中為這個 NiosⅡ最小系統(tǒng)命名為 fre_nios_cpu,選擇 VHDL 硬件描述語言，如圖 6圖 62 所示： 圖61 在 QuartusⅡ中新建工程 fre_nios 12 圖 62 SOPC Builder 中新建系統(tǒng) 之后，點擊 OK 將 clk_0 改為 clk，如圖 63 所示： 圖 63 改變 clk_0名稱 2. 添加 存儲器 ROM 和 RAM 添加存儲器 ROM 和 RAM，并把 ROM 程序存儲器更名為 RAM 數(shù)據(jù)存取器更名為 data。如圖 64 所示： 圖 54 添加 ROM和 RAM 13 3. 添加 并配置 NiosⅡ CPU Core 在 Component Library 下 Processors 項雙擊 NiosⅡ processor,打開 NiosⅡ處理器軟核，選擇經(jīng)濟型， Resect Vector 選擇 program(ROM),Exception Vector 選擇 data(RAM),偏移地址選擇默認，配置圖 65 所示： 圖 65 NiosⅡ軟核處理器內(nèi)核 4. 配置 并行輸入 /輸出（ PIO）內(nèi)核 本設(shè)計的 NiosⅡ軟核處理器系統(tǒng)一共需要配置 11 個 并行輸入 /輸出（ PIO）內(nèi)核 ，圖 66 所示為要配置的 27 位寬的輸入端口 counter_data， 同理完成其它輸入 /輸出（ PIO）的配置 。 圖 66 配置 27位寬的輸入端口 counter_data 14 5. 自動分配地址和中斷優(yōu)先級設(shè)置 點擊菜單欄的 System AutoAssign Base Addresses 選項，自動分配處理 器和各個外設(shè)的地址， 或者用戶也可以直接點擊地址欄進行更改 ，這里我們進行自動分配。同理 點擊菜單欄的 System AutoAssign IRQs 選項，自動分配各個外設(shè)間的中斷優(yōu)先級，這里我們采用自動分配。 6. 生成系統(tǒng) 圖 67 配置的 NiosⅡ軟核處理器系統(tǒng)互聯(lián)架構(gòu) 如圖 67 所示為所配置的 NiosⅡ軟核處理器系統(tǒng) 互聯(lián)架構(gòu) 的結(jié)構(gòu)，點擊下面的 Generate 按鈕，如圖 68 所示： 圖 68 需要等幾分鐘， 如圖 69 所示，在 System Generation 的 info 中出現(xiàn)Generation was Successful 時，則系統(tǒng)生產(chǎn)了。 圖 69生成系統(tǒng) 15 7. 完成 NiosⅡ軟核處理器系統(tǒng)電路原理圖 在 QuartusⅡ 開發(fā)環(huán)境原理圖輸入文件編輯窗口中放置生成的 NiosⅡ 軟核處理器系統(tǒng)符號“ fre_nios_cpu” ,并添加相應(yīng)引腳 :完成的 NiosⅡ軟核處理器系統(tǒng)電路原理圖如圖 610 所示 ： 圖 610 NiosⅡ軟核處理器系統(tǒng)電路原理圖 在 Quartus2 窗口中，選擇速度優(yōu)先“ Speed”優(yōu)化技術(shù)的情況下，在選擇EP2C35F672C6 作為目標芯片的情況下，對上圖所示的原理圖輸入文件進行編輯，結(jié)果如圖 611 所示： 圖 611 NiosⅡ軟核處理器系統(tǒng)電路編 譯結(jié)果 (二 ) 頻率測量電路的系統(tǒng)集成 把一個 應(yīng)用系統(tǒng)分解成一系列功能模塊可以降低設(shè)計難度，也容易實現(xiàn)多人合作。在完成各個功能模塊的設(shè)計、制作和調(diào)試之后，需要把這些功能模塊集成在一起以實現(xiàn)應(yīng)用系統(tǒng)的設(shè)計要求。利用 QuartusⅡ開發(fā)軟件提供的原理圖輸入方式可以很容易地實現(xiàn)把各個模塊集成在一起的功能。 首先將計數(shù)器電路的 VHDL 代碼輸入文件 和計數(shù)器控制電路的 VHDL 代碼輸入文件 復(fù)制到放置 NiosⅡ軟核處理器系 16 統(tǒng)的文件夾 fre_nios 之中。然后在 QuartusⅡ窗口中，由菜單“ File→ Create∠Update→ Create Symbol Files for current files” 分別產(chǎn)生它 們可以在原理圖輸入方式中調(diào)用的符號。 圖 612為已經(jīng)在 NiosⅡ軟核處理器系統(tǒng)的原理圖輸入文件中添加了計數(shù)器電路和計數(shù)器控制電路的電路符號，并添加了相應(yīng)的引腳且完成了相應(yīng)連接的頻率測量系統(tǒng)的電路原理圖。 圖 612 頻率測量電路原理圖 在 QuartusⅡ窗口中，由菜單“ Assignment→ Settings→ Analysisamp。Synthesis Settings”打開分析、綜合設(shè)置對話框。在優(yōu)化技術(shù)選擇欄“ Optimization Technique”中選擇速度優(yōu)先“ Speed”。 由菜單“ Assignment→ Device→ Device and Pin Options” 打開芯片和引腳配置“ Device and Pin Options”，在未使用引腳選項卡“ Unused Pins”中，在所有未使用引腳狀態(tài)“ Reserve all unused pins”下拉菜單中選擇三態(tài)輸入狀態(tài)“ As input tristated” ,使它們?nèi)砍矢咦锠顟B(tài)。 在選用 EP2C35F672C6 作為目標芯片的情況下，對上述原理圖輸入文件進行編譯，結(jié)果如圖 613 所示： 圖 613 頻率測量電路原理圖編譯結(jié)果 如圖 613 所示，編譯結(jié)果顯示，在選用 EP2C35F672C6 作為目標芯片的情況下，所設(shè)計的頻率測量電路僅占用了 FPGA 芯片三分之一的邏輯單元，消耗的 84%的 FPGA 芯片內(nèi)部的嵌入式存儲單元出去一部分用于產(chǎn)生 NiosⅡ軟核處理器外， 17 其余都用來生產(chǎn) 32KB 程序存儲器和 4096B 數(shù)據(jù)存儲器了。在圖 613 所示，頻率測量電 路還使用了 EP2C35F672C6 芯片的 11 個嵌入式乘法器，這些嵌入式乘法器用來支持在 NiosⅡ軟核處理器中添加的浮點專用指令。利用硬件乘法器和硬件除法器不僅可以加快對應(yīng)的算術(shù)運算速度，而且可以減少對程序存儲器的使用。在使用 FPGA 芯片內(nèi)部嵌入式存儲單元實現(xiàn)系統(tǒng)的存儲器時，設(shè)法降低對程序存儲器的要求需要給予較大的關(guān)注。 (三 ) NiosⅡ軟核處理器系統(tǒng)軟件開發(fā) NiosⅡ 軟核處理器的軟件開發(fā)是在 NiosⅡ 集成開發(fā)環(huán)境（ IDE）環(huán)境下進行的， NiosⅡ IDE 是 NiosⅡ系列嵌入式處理器的基本軟件開發(fā)工具， 所有的軟件開發(fā)任務(wù)都可以在 NiosⅡ 下完成， 包括程序的編輯、編譯、調(diào)試和下載運行 。 NiosⅡ IDE 提供了一個統(tǒng)一的開發(fā)平臺，用于所有 NiosⅡ 處理器系統(tǒng)。僅僅通過一臺PC機、一片 Altera的 FPGA以及一根 JTAG下載電纜，軟件開發(fā)人員就能夠往 NiosⅡ 處理器系統(tǒng)寫入程序以及和 NiosⅡ 處理器系統(tǒng)進行通信。 NiosⅡ IDE 為軟件開發(fā)提供了四個主要的功能：工程管理器，編輯器和編譯器，調(diào)試器，閃存編程器。以下為本設(shè)計的 NiosⅡ 軟核處理器系統(tǒng)的軟件開發(fā)過程 : 1. 創(chuàng)建一個 NiosⅡ IDE 工程 打開 NiosⅡ IDE 新 建工程， 工程名為 Fre_NiosⅡ ,并選擇已生成的目標硬件電路 ,如圖 614 所示： 圖 614 新建 Blank Project 工程模板 18 2. 新建源文件，編寫代碼 圖 615 新建源文件 圖 616在 中編寫代