【正文】 //第五位為 1 data_seg7f=0x40。 data_seg7b=data_seg7temp/10000。 } else if(data_seg7100000amp。//第五位為 1 data_seg7f=0x40。 data_seg7b=data_seg7temp/100000。 if(data_seg71000000amp。//計(jì)算頻率 } //////////顯示模塊 fc_select= IORD_ALTERA_AVALON_PIO_DATA(FC_SELECT_PIO_BASE)。 //送出狀態(tài)清零、定時(shí)法測量信號 IOWR_ALTERA_AVALON_PIO_DATA(CONTROL_NIOS_PIO_BASE,0X3)。 //送出開始測量、計(jì)數(shù)法測量信號 while(IORD_ALTERA_AVALON_PIO_DATA(CONTROL_NIOS_PIO_BASE)) {} //等待計(jì)數(shù)器準(zhǔn)備好信號 counter_data=IORD_ALTERA_AVALON_PIO_DATA(DATA_READY_PIO_BASE)。 //生命顯示模式開關(guān)變量 unsigned char data_seg7a,data_seg7b,data_seg7c,data_seg7d, data_seg7e,data_seg7f,data_seg7g。//延時(shí)函數(shù) int alt_main(void) { alt_u32 counter_data。, ‘Z’ when others。 with method select—輸出數(shù)據(jù)準(zhǔn)備好信號 data_ready=ready_pulse when39。039。, clean_sys when39。139。 end process。產(chǎn)生數(shù)據(jù)準(zhǔn)備好信號 state_sys=1。 en_sys=39。139。139。 elsif(pulse39。產(chǎn)生計(jì)數(shù)器清零信號 en_sys=39。039。 end case。 ready_pulse=39。 when 1 = clean_pulse=39。 state_pulse=0。039。139。 ready_pulse=39。 clean_pulse=39。 process(sys_clk,state_start,method) 計(jì)數(shù)法工作進(jìn)程 begin if(state_start=39。定義計(jì)數(shù)法產(chǎn)生信號 signal clean_sys,en_sys,ready_sys: std_logic。 end fre_controller。 使用標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型 use 。 條件語句結(jié)束 end process。)then 判斷計(jì)數(shù)器時(shí)鐘信號是否有效 counter:=counter+1。039。定義 27 位計(jì)數(shù)器 begin 開始進(jìn)程 if(counter_clean=39。定義計(jì)數(shù)清零信號輸入端口 counter_en: in std_logic。 打開 ieee 庫 use 。 本設(shè)計(jì)還存在很多不足以及需要改進(jìn)的地方，如頻率 /周期顯示的方式需要改進(jìn)。 通過本次畢業(yè)設(shè)計(jì)，真正使我學(xué)會了，如何去運(yùn)用自己的所學(xué)知識去實(shí)際做點(diǎn)東西。計(jì)數(shù)器的計(jì)數(shù)速度決定了最高測量頻率，因此采用硬件描述語言完成設(shè)計(jì)。 七、 設(shè)計(jì)總結(jié) 這里基于 Altera 公司的 FPGA 芯片 EP2335F672C6 完成了一個(gè)單芯片的頻率測量系統(tǒng)，頻率測量范圍為 Hz，以頻率 /周期兩種 顯示方式顯示。使用 ModelSim 進(jìn)行系統(tǒng)仿真時(shí)，需要在 SOPC Builder中設(shè)置 ModelSim的路徑和使能 Simulation,PIO在 SOPC Builder中設(shè)置仿真選 項(xiàng)。 5. 調(diào)試程序 圖 621 在調(diào)試窗口觀察變量的值的變化 圖 622 觀察寄存器變量的值 6. NiosⅡ IDE 程序運(yùn)行 在工程編譯調(diào)試之后，就可以運(yùn)行程序了。 圖 618 Fre_nios_syslib工程設(shè)置 20 4. 編譯工 程 右鍵點(diǎn)擊“ Fre_Nios2”，在彈出的菜單中選擇“ Build Project” ，進(jìn)行工程的編譯，如圖 619 所示： 圖 619 工程的編譯 圖 620 工程編譯成功 如圖 620所示，工程編譯成功，說明軟件工程產(chǎn)生代碼 10004字節(jié)， 32KB總存儲量中剩余 2104字節(jié)可用。 3. 編譯設(shè)置 編譯之前，我們先對項(xiàng)目進(jìn)行一些設(shè)置，以 優(yōu)化程序，使編譯器編譯出更高效、占用內(nèi)存空間更小的代碼。 NiosⅡ IDE 提供了一個(gè)統(tǒng)一的開發(fā)平臺，用于所有 NiosⅡ 處理器系統(tǒng)。在圖 613 所示，頻率測量電 路還使用了 EP2C35F672C6 芯片的 11 個(gè)嵌入式乘法器，這些嵌入式乘法器用來支持在 NiosⅡ軟核處理器中添加的浮點(diǎn)專用指令。Synthesis Settings”打開分析、綜合設(shè)置對話框。 首先將計(jì)數(shù)器電路的 VHDL 代碼輸入文件 和計(jì)數(shù)器控制電路的 VHDL 代碼輸入文件 復(fù)制到放置 NiosⅡ軟核處理器系 16 統(tǒng)的文件夾 fre_nios 之中。 6. 生成系統(tǒng) 圖 67 配置的 NiosⅡ軟核處理器系統(tǒng)互聯(lián)架構(gòu) 如圖 67 所示為所配置的 NiosⅡ軟核處理器系統(tǒng) 互聯(lián)架構(gòu) 的結(jié)構(gòu)，點(diǎn)擊下面的 Generate 按鈕，如圖 68 所示： 圖 68 需要等幾分鐘， 如圖 69 所示，在 System Generation 的 info 中出現(xiàn)Generation was Successful 時(shí)，則系統(tǒng)生產(chǎn)了。在 Create New System 對話框中為這個(gè) NiosⅡ最小系統(tǒng)命名為 fre_nios_cpu,選擇 VHDL 硬件描述語言，如圖 6圖 62 所示： 圖61 在 QuartusⅡ中新建工程 fre_nios 12 圖 62 SOPC Builder 中新建系統(tǒng) 之后，點(diǎn)擊 OK 將 clk_0 改為 clk，如圖 63 所示： 圖 63 改變 clk_0名稱 2. 添加 存儲器 ROM 和 RAM 添加存儲器 ROM 和 RAM，并把 ROM 程序存儲器更名為 RAM 數(shù)據(jù)存取器更名為 data。 NiosⅡ軟核處理器系統(tǒng) 包含 3 個(gè)用于輸入信號的并行輸入 /輸出（ PIO）內(nèi)核。 六、 NiosⅡ軟核處理器系統(tǒng) (一 ) NiosⅡ軟核處理器系統(tǒng)硬件電路 由于完成從測量的頻率數(shù)據(jù)轉(zhuǎn)換為周期數(shù)據(jù)，或者從測量的周期數(shù)據(jù)轉(zhuǎn)換為頻率數(shù)據(jù)需要進(jìn)行除法運(yùn)算，利用硬件實(shí)現(xiàn)除法運(yùn)算具有速度快、節(jié)省程序存儲器的優(yōu)點(diǎn)，因此這里選擇 Nios/s(標(biāo)準(zhǔn) )內(nèi)核，并選擇硬件乘法器（ Embedded Multipliers）和硬件除法器。編譯報(bào)告顯示電路占用芯片邏輯單元為 37，與計(jì)數(shù)器電路類似，仍然只占了不到整個(gè)芯片 33216 個(gè)邏輯單元的 1%。由電路的狀態(tài)轉(zhuǎn)換表或電路的狀態(tài)轉(zhuǎn)換圖，利用 VHDL 可以設(shè)計(jì)出不同應(yīng)用特點(diǎn)的狀態(tài)機(jī)，而且這些狀態(tài)機(jī)都具有相對固定的語句及表達(dá)方式。 (二 ) 計(jì)數(shù)器控制電路 1. 計(jì)數(shù)器控制電路的 VHDL 語言描述 計(jì)數(shù)控制電路的輸入信號包括待測量的數(shù)字信號、系統(tǒng)時(shí)鐘信號，以及從 NiosⅡ 軟核處理器系統(tǒng)來控制信號。計(jì)數(shù)器清零信號（ counter_clean）為低電平有效，當(dāng)它有效時(shí)，計(jì)數(shù)器（ counter）的內(nèi)容被清零。 8 2. 計(jì)數(shù)器電路的模擬測試 圖 52 計(jì)數(shù)器電路的 RTL Viewer級電路 圖 53 計(jì)數(shù)器電路模擬結(jié)果 如圖 53 所示為所設(shè)計(jì)的計(jì)數(shù)器電路的 ModelSim 模擬 仿真 結(jié)果。 Synthesis Settings”打開分析、綜合設(shè)置對話框，在優(yōu)化技術(shù)選擇欄“ Optimization Technique”中選擇速度優(yōu)先“ Speed”。在使用計(jì)數(shù)法測量時(shí)，如果采用 20ms 寬的固定計(jì)數(shù)使能信號，則在待測信號達(dá)到 Hz 的最高頻率時(shí)，計(jì)數(shù)器的最大計(jì)數(shù)數(shù)據(jù)為 ，這時(shí)計(jì)數(shù)器需要 19 位數(shù)據(jù)位數(shù)。 計(jì)數(shù)器具有的數(shù)據(jù)位數(shù)也需要仔細(xì)選擇，既要滿足設(shè)計(jì)要求，又要盡可能地節(jié)省器件資源。 NiosⅡ 軟核處理器系統(tǒng)則對測量數(shù)據(jù)進(jìn)行處理，工作包括產(chǎn)生滿足格式要求的待測信號的頻率和周期數(shù)據(jù)，完成處理的數(shù)據(jù)根據(jù)顯示要求送到顯示模塊進(jìn)行顯示，接著進(jìn)行下一個(gè)測量循環(huán)。 NiosⅡ 軟核處理器系統(tǒng)接到測量數(shù)據(jù)準(zhǔn)備好信號以后，從計(jì)數(shù)器模塊讀取測量數(shù)據(jù)。待測信號的頻率 /周期測量是連續(xù)、循環(huán)進(jìn)行的，這樣不僅能測量信號的頻率 /周期，而且能在一定程度上跟蹤信號的頻率 /周期變化。利用 NiosⅡ 軟核處理器系統(tǒng)處理這些數(shù)據(jù)將是合適的選擇。由于采用不同的方法，實(shí)現(xiàn)數(shù)字信號頻率 /周期測量隊(duì)計(jì)數(shù)器的技術(shù)觸發(fā)信號和計(jì)數(shù)控制信號的來源不同，因此需要一個(gè)計(jì)數(shù)器控制模塊進(jìn)行信號的 分配。提高計(jì)數(shù)觸發(fā)信號頻率可以擴(kuò) 展測量范圍。 四、 頻率測量電路的系統(tǒng)設(shè)計(jì) 實(shí)現(xiàn)數(shù)字信號頻率 /周期測量的計(jì)數(shù)器的工作很簡單，每來一個(gè)計(jì)數(shù)信號它的內(nèi)容就加 1。作為一種設(shè)計(jì)方法的學(xué)習(xí)和NiosⅡ 軟核 處理器及 FPGA 器件的應(yīng)用學(xué)習(xí)，本設(shè)計(jì)完成的頻率測量系統(tǒng)測量信號的頻率范圍為測量結(jié)果用頻率 、周期兩種 顯示方式，測量結(jié)果使用 7 個(gè)數(shù)碼管顯示。 如果希望有較高的測量精度，同時(shí)有 一個(gè)較快的測量速度這時(shí)需要在測量電路中根據(jù)不同情況采用不同方法。這時(shí)計(jì)數(shù)器的計(jì)數(shù)觸發(fā)信號為待測信號，另外還需要一個(gè)計(jì)數(shù) 控制信號。頻率與周期的關(guān)系式為： f=1/T,式中， f 為頻率，單位為 Hz（赫茲） 。即使產(chǎn)品已經(jīng)交給了用戶，仍然可以方便地進(jìn)行升級。例如，高性能的 StratixⅡ系列的EP2S180 芯片，一個(gè) NiosⅡ軟核 處理器只占用這種芯片的 1%的邏輯資源，這使得在一個(gè)可編程邏輯器件中能夠?qū)崿F(xiàn)多個(gè) NiosⅡ軟核處理器，這樣提高了應(yīng)用系統(tǒng)的性能。 采用 NiosⅡ軟核處理器系統(tǒng)，設(shè)計(jì)者能夠根據(jù)自己的想法來配置處理器系統(tǒng)，包括選擇合適的處理器內(nèi)核、希 望的外部設(shè)備，以及處理器與外部設(shè)備之間的接口?？焖傩?NiosII 內(nèi)核具有最高的性能，經(jīng)濟(jì)型 NiosII 內(nèi)核具有最低的資源占用，而標(biāo)準(zhǔn)型在性能和面積之間做了一個(gè)平衡。在圖 21 中，整個(gè)NiosⅡ 處理器系統(tǒng)包括 NiosⅡ 處理器內(nèi)核（調(diào)試模塊）、 Avalon 總線和系統(tǒng)外設(shè)。 二、 NiosⅡ軟核處理器的理論知識介紹 (一 ) NiosⅡ軟核處理器的概述 NiosⅡ軟核處理器 是一種 32 位 RISC 嵌入式處理器，具有超過200DMIP 的性能，它是一種軟核、可配置的系統(tǒng)。 設(shè)計(jì)的兩個(gè)部分分別在 SOPC Builder 和Nios II IDE 中進(jìn)行，在 SOPC Builder 添加組件構(gòu)建系統(tǒng)，系統(tǒng)生成后在 Quartus II 中進(jìn)行例化，由于沒有開發(fā)板，只做到仿真 。 NiosⅡ的價(jià)值在于它為FPGA 的應(yīng)用拓展了新的方向，真正在 FPGA 上實(shí)現(xiàn)了 SOPC。 SOPC 綜合了 SOPC 和 PLD、 FPGA 各自的優(yōu)點(diǎn)，集成了硬核和軟核 CPU、 DSP、存儲器、外圍 I/O 可編程模塊，用戶可以利用 SOPC 平臺自行設(shè)計(jì)高速、高性能的 DSP 處理器或特定功能的 CPU 處理器，從而是電子系統(tǒng)設(shè)計(jì)進(jìn)入一個(gè)全新的模式 。本設(shè)計(jì)完成了單元電路的設(shè)計(jì)、系統(tǒng)集成、 NiosⅡ軟核處理器系統(tǒng)的軟硬件開發(fā)及用 ModelSim 仿真波形。 NiosⅡ 嵌入式系統(tǒng)是一種面向用戶的、可以靈活定制的通用 RISC（精簡指令集架構(gòu)）嵌入式 CPU。 使用 NiosⅡ處理器的用戶可以根據(jù) 需要調(diào)嵌入式系統(tǒng)的特性、性能以及成本，快速使得產(chǎn) 品推向市場，擴(kuò)展產(chǎn)品的生命周期，并且避免處理器的更新?lián)Q代。 關(guān) 鍵 詞 SOPC Builder NiosⅡ IDE ModelSim NiosⅡ 頻率測量 Abstract With the continuous development of electronic technology,