【正文】 //第六位為 0 data_seg7g=0x12。//第四位 data_seg7e=0x79。//第二位 data_seg7c=data_seg7/1000100*data_seg7a10*data_seg7b。//有效數(shù)字第一位 data_seg7temp=data_seg7%100000。amp。//七位數(shù)碼管驅(qū)動(dòng)函數(shù) delay()。//第六位為 0 data_seg7g=0x02。//第四位 data_seg7e=0x79。//第二 位 data_seg7c=data_seg7/10000100*data_seg7a10*data_seg7b。//有效數(shù)字第一位 data_seg7temp=data_seg7%1000000。amp。 else //周期顯示 data_seg7= (unsigned long) period。 if(fc_select==1)。//存儲(chǔ)周期測(cè)量結(jié)果 29 frequency=。 //送出開(kāi)始測(cè)量、定時(shí)法測(cè)量信號(hào) while(IORD_ALTERA_AVALON_PIO_DATA(DATA_READY_PIO_BASE)) {} //等待計(jì)數(shù)器數(shù)據(jù)準(zhǔn)備好信號(hào) counter_data=IORD_ALTERA_AVALON_PIO_DATA(CONTROL_NIOS_PIO_BASE)。//計(jì)算周期 } else { IOWR_ALTERA_AVALON_PIO_DATA(CONTROL_NIOS_PIO_BASE,0X2)。 //存儲(chǔ)計(jì)數(shù)器數(shù)據(jù) if(counter_data1000) { frequency=counter_data*。 //送出狀態(tài)清零、計(jì)數(shù)法測(cè)量信號(hào) IOWR_ALTERA_AVALON_PIO_DATA(CONTROL_NIOS_PIO_BASE,0X1)。 //聲明各位顯示數(shù)據(jù)變量 unsigned long data_seg7temp。 //聲明顯示數(shù)據(jù)變量 unsigned char fc_select。 //定義存儲(chǔ)計(jì)數(shù)數(shù)據(jù)的變量 float frequency,period。 //七位數(shù)碼管驅(qū)動(dòng)函數(shù) void delay(void)。 end fre_controller。139。039。, ‘Z’ when others。, en_sys when39。 with method select—輸出計(jì)數(shù)器使能信號(hào) counter_en=en_pulse when39。139。039。, ‘Z’ when others。, sys_clk when39。 with method select 輸出計(jì)數(shù)器時(shí)鐘信號(hào) counter_clk=pulse when39。 end if。 when others = NULL。039。139。139。 state_sys=1。 產(chǎn)生計(jì)數(shù)器使能信號(hào) ready_sys=39。 en_sys=39。)then case state_sys is when 0 = clean_sys=39。event and pulse=39。139。139。039。)then state_sys=0。 process(pulse,state_start,method) 定時(shí)法工作進(jìn)程 begin 開(kāi)始進(jìn)程 if(state_start=39。 end if。 when others = NULL。039。139。139。 end if。 else gate_20ms=0。 if(gate_20ms999999)then 產(chǎn)生 20ms 閘門(mén)信號(hào) gate_20ms=gate_20ms+1。產(chǎn)生計(jì)數(shù)器使能信號(hào) ready_pulse=39。 en_pulse=39。)then case state_pulse is when 0 = clean_pulse=39。event and sys_clk=39。139。139。039。 狀態(tài)清零 gate_20ms=0。039。分離控制信號(hào) method=control_nios(1)。定義定時(shí)法產(chǎn)生信號(hào) signal gate_20ms: integer range 0 to 1000000。定義狀態(tài)信號(hào) signal clean_pulse,en_pulse,ready_pulse: std_logic。 實(shí)體結(jié)束語(yǔ)句 architecture fre_controller of fre_controller is 定義結(jié)構(gòu)體 signal state_start,method: std_logic。 定義控制信號(hào)輸入端口 counter_clk,counter_clean,counter_en,data_ready:out std_logic 定義產(chǎn)生計(jì)數(shù)器控制信號(hào)輸出端口 )。 支持標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型的算術(shù)運(yùn)算 entity fre_controller is 定義實(shí)體 port(sys_clk,pulse: in std_logic。 打開(kāi) ieee 庫(kù) use 。 進(jìn)程語(yǔ)句結(jié)束 end fre_counter。條件語(yǔ)句結(jié)束 end if。 計(jì)數(shù)器內(nèi)容加 1 counter_data=counter。139。)then –判斷計(jì)數(shù)器使能信號(hào)是否有效 if(counter_clk39。 計(jì)數(shù)器清零 elsif(counter_en=39。039。 實(shí)體結(jié)束語(yǔ)句 architecture fre_counter of fre_counter is 定義結(jié)構(gòu)體 begin 開(kāi)始電路描述 process(counter_clk,counter_clean,counter_en)—計(jì)數(shù)進(jìn)程 variable counter:std_logic_vector(26 downto 0)。定義計(jì)數(shù)使能信號(hào)輸入端口 counter_data: out std_logic_vector(26 downto 0) 定義計(jì)數(shù)數(shù)據(jù)出處端口 )。定義計(jì)數(shù)時(shí)鐘信號(hào)輸入端口 counter_clean: in std_logic。 使用標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型 use 。很快就要去另外一個(gè)學(xué)習(xí)學(xué)習(xí)了，以后一定會(huì)更加努力地去學(xué)習(xí)，提高自 己的動(dòng)手實(shí)踐能力，將來(lái)給老師們和學(xué)校增光添彩！ 24 參考文獻(xiàn) [1]鄭亞民，董曉舟 .VHDL 與 VerilogHDL 比較學(xué)習(xí)及建模指導(dǎo) [M].北京：國(guó)防工業(yè)出版社， 2021. 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[10]劉明章 .基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) [M].北京：國(guó)防工業(yè)出版社， 2021. 25 附 錄 (一 ) 計(jì)數(shù)器電路的 VHDL 語(yǔ)言代碼 library ieee。還應(yīng)該能做出實(shí)物，在 FPGA 上運(yùn)行，測(cè)試所設(shè)計(jì)的電路是否正確，系統(tǒng)是否合理等。用 ModelSim 仿真的時(shí)候也仔細(xì)學(xué)習(xí)了好長(zhǎng)時(shí)間，才能夠用 ModelSim 進(jìn)行簡(jiǎn)單的波形仿真，對(duì)于比較復(fù)雜的波形仿真，還處在學(xué)習(xí)、研究階段。提高了自己的動(dòng)手能力，更主要的是學(xué)習(xí)能力。 頻率測(cè)量系統(tǒng)的設(shè)計(jì)使我從中學(xué)會(huì)了如何把 NiosⅡ 軟核處理器用于應(yīng)用系統(tǒng)的方法， NiosⅡ軟核處理器系統(tǒng)設(shè)計(jì)的完整過(guò)程，即創(chuàng)建 QuartusⅡ工程、創(chuàng)建原理圖輸入文件、利用 SOPC Builder 工具配置 NiosⅡ軟 核處理器系統(tǒng)、在QuartusⅡ環(huán)境下通過(guò)編譯產(chǎn)生支持 C語(yǔ)言文件的硬件電路基礎(chǔ)、創(chuàng)建 NiosⅡ IDE 23 工程、創(chuàng)建 C 語(yǔ)言程序文件、在 NiosⅡ IDE 環(huán)境下編譯 C 語(yǔ)言文件產(chǎn)生用于程序存儲(chǔ)器初始化的可執(zhí)行代碼、再次在 QuartusⅡ環(huán)境下通過(guò)編譯獲得初始化程序存儲(chǔ)器的文件、配置 FPGA 芯片。對(duì)測(cè)量數(shù)據(jù)的處理，以及由此產(chǎn)生的系統(tǒng)工作狀態(tài)需要算術(shù)運(yùn)算和邏輯運(yùn)算的支持，因此使用 NiosⅡ 軟核處理器實(shí)現(xiàn)。在一個(gè)系統(tǒng)中采用兩種方法設(shè)計(jì)是因?yàn)樗鼈冇懈髯缘拿黠@特點(diǎn)，即使用硬件描述語(yǔ)言設(shè)計(jì)的電路工作速度快，而處理器具有強(qiáng)大的算術(shù)運(yùn) 算能力。 設(shè)計(jì)的頻率測(cè)量系統(tǒng)包括 3 個(gè)模塊：計(jì)數(shù)器模塊、計(jì)數(shù)器控制模塊，以及測(cè)量數(shù)據(jù)處理模塊。用 ModelSim 做NiosⅡ 的仿真時(shí)，只能看到波形的變化，不能顯示具體的字符，仿真效 果不能像硬件電路仿真一樣明顯。在 NiosⅡ IDE 中 System Library 屬性打開(kāi)“ ModelSim only,no hardware support”按鈕，這樣在編譯軟件時(shí)才會(huì)生成代碼相關(guān)的存儲(chǔ)器初始化文件，以加速仿真。如圖 623 所示，采用指令集仿真運(yùn)行時(shí)候出現(xiàn)錯(cuò)誤，一直沒(méi)有得到很好的的解決。有三種運(yùn)行方式： NiosⅡHardware、 NiosⅡ Instruction Set Simulator 和 NiosⅡ ModelSim，分別是目標(biāo)板運(yùn)行、指令集仿真器運(yùn)行和使用 ModelSim 進(jìn)行 RTL 級(jí)系統(tǒng)仿真運(yùn)行。優(yōu)化的目的就是刪除一些不使用的驅(qū)動(dòng)程序從而減小代碼量。如果不做前面的代碼消減優(yōu)化，產(chǎn)生的代碼量要比這大好幾倍，甚至超過(guò) 甚至超出 32KB 使得編譯無(wú)法 通過(guò)。點(diǎn)擊 OK 完成設(shè)置，并保存工程。 （ 1） 軟件工程的編譯設(shè)置 右鍵點(diǎn)擊 Fre_NiosⅡ 工程名稱，在彈出的菜單 中選擇“ Properties”，點(diǎn)擊后打開(kāi)工程屬性（ Properties for Fre_NiosⅡ ）對(duì)話框，在 c/c++ Builder 的“ Configuration Settings”選項(xiàng)中，點(diǎn)擊“ General”頁(yè)面，在“ Optimization 19 Level”中選擇“ Optimize size (Os）”，如圖 617 所示： 圖 617 軟件工程設(shè)置 （ 2） 系統(tǒng)工程的編譯設(shè)置 右鍵點(diǎn)擊 Fre_NiosⅡ _syslib[Fre_nios_cpu]工程名稱，在彈出的菜單中選擇