【正文】 MbMbl(b ) Pr ech arg e of inte rn al no de s?(a) Sta tic ble ed er 為內(nèi)部寄生電容預(yù)充電，但會增加面積和電容 78 ?????????14M021O u tO u tIn使漏電容耦合源及柵的柵通過過程：門有少量靜態(tài)功耗靜態(tài)過多會導(dǎo)致求值錯誤；；不能降至作用：N A N D1OV02O?utut101230 2 4 6 動態(tài) CMOS電路 電容耦合 :背柵耦合 動態(tài) NAND2 靜態(tài) NAND2 (A,B)=(0,0)→Out1=1( 高阻態(tài)） Time, ns Clk In Out1 Out2 背柵耦合 Backgate Coupling出現(xiàn)在動態(tài)電路與靜態(tài)電路級聯(lián)的情形中 79 )(1OMpDDVutC L K??有所上升電容耦合使漏的柵上升沿通過過程：閂鎖誘發(fā)；襯底漏電流襯底結(jié)正偏的漏作用：C M O SMp ??101230 2 4 6 動態(tài) CMOS電路 電容耦合 :時鐘饋通 (1) 動態(tài) NAND2 靜態(tài) NAND2 (A,B)=(0,0)→Out1=1( 高阻態(tài)） Time, ns Clk In Out1 Out2 80 動態(tài) CMOS電路 電容耦合 :時鐘饋通 (2) 0. 50. 51. 52. 50 0. 5 1Clk Clk In1 In2 In3 In4 Out In amp。用 PMOS管亦能構(gòu)成動態(tài) CMOS電路，但速度較慢 61 CBAf ???M p M e V DD ? Out ? A B C 靜態(tài) CMOS實現(xiàn) 動態(tài) CMOS實現(xiàn) C L KCBAC L KO u t ????? )( 動態(tài) CMOS電路 實例 :AOI門 62 動態(tài) CMOS電路 與靜態(tài) CMOS的比較 ? 與靜態(tài) CMOS相同之處 ? 全邏輯擺幅，無比邏輯 ? 下拉網(wǎng)絡(luò)由 nMOS邏輯鏈構(gòu)成，構(gòu)成方式與靜態(tài) CMOS相同 ? 無靜態(tài)功耗 ? 與靜態(tài) CMOS不同之處 ? 晶體管數(shù)少：只需 N＋ 2個 FET，而靜態(tài) CMOS需 2N個 FET ? 開關(guān)速度快：晶體管數(shù)少，無低至高延遲時間，負(fù)載電容小，無短路電流 ? 噪聲容限?。?VM、 VIH、 VIL均近似等于 VTn，而靜態(tài) CMOS近似等于 VDD/2 ? 動態(tài)功耗較大：時鐘電路消耗功率較大 （ 負(fù)載電容大 ， 翻轉(zhuǎn)頻度高 ） ， 預(yù)充電過程需消耗電流 ? 需要時鐘控制信號 ? 需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時鐘反饋等問題使輸出高電平保持時間有限 63 動態(tài) CMOS電路 實例 :NAND4(1) 預(yù)充電至高電平 SPICE仿真結(jié)果：計算條件為當(dāng) CLK=1時，所有的 in=1 尺寸放大可減少 tpre，但會增加時鐘負(fù)載 64 動態(tài) CMOS電路 實例 :NAND4(2) 4輸入動態(tài) CMOS的 DC和 AC參數(shù) 全邏輯擺幅 低噪聲容限 低至高延時為 0 預(yù)充電需要時間 65 動態(tài) CMOS電路 輸入毛刺對輸出的影響 圖 ，所有 In聯(lián)到一起 假定輸入出現(xiàn) 0→VG的毛刺 求值時間很短時，輸入毛刺會影響輸出電平，即輸入毛刺電壓越大，輸出電平越小 GVoutV66 動態(tài) CMOS電路 版圖 :NAND3 cbaf ???Φ控制門加入→nFET尺寸 ↑ →t f↑ 67 動態(tài) CMOS電路 版圖 :NAND4 68 動態(tài) CMOS電路 信號完整性問題 ? 電荷泄漏 ? 電荷分享 ? 電容耦合 ? 互連串?dāng)_ ? 少子電荷注入 ? 電源噪聲 69 動態(tài) CMOS電路 電荷泄漏 :問題 亞閾區(qū)漏電 漏 pn結(jié)漏電 m i n/101ftfTtVVVVAC L Khho u to u tDDo u t?????????時鐘頻率）于時鐘周期（保持高電平的時間應(yīng)大逐漸衰減隨時間漏電流應(yīng)保持不變。同樣有維持時間的問題無關(guān)，解得與無關(guān)且與輸出低電平時，假設(shè)tCItVtCtiiIiV)V(o u tLo u tnpLo u t??????)(,0,0 157 C2MOS電路 體電荷泄漏 (3) 近似情形 線性關(guān)系電壓隨時間的變化呈非有關(guān)，則有均與、實際上???dttdVtCtItCIo u tLo u tL)()()(實際情形 58 C2MOS電路 亞閾區(qū)電流 thTGS nVVVDL eLWII /)(0 ?????????流可表示為亞微米器件的亞閾區(qū)電與 VDD有關(guān)，～ 109A kT/q=26mV(300K) 2 M H z/2 0 k H z/150nA11,fF50 1??????????????hhLhhLxo u ttfstItfstIVVVC???亞閾區(qū)電流體泄漏電流，則－若59 動態(tài) CMOS電路 基本結(jié)構(gòu) 時鐘信號：控制電路的工作并實現(xiàn)同步 實現(xiàn)邏輯操作 DDo u to u tpDDnpVVV??使充電，對通過，截止，輸出與輸入無關(guān)導(dǎo)通，預(yù)充電： CMMM0?V0M01n F E TMM1n ????DDDDo u tnpVVV放電，使和，則輸出通過邏輯陣列若運算結(jié)果為邏輯；持，則輸出為高阻態(tài)，保若運算結(jié)果為邏輯邏輯陣列運算得到輸出導(dǎo)通，輸入經(jīng)截止，求值：?預(yù)充電管 :提供輸出高電平 求值控制管 :保證預(yù)充電期間無靜態(tài)功耗 輸出電容：包括結(jié)電容、扇出門輸入電容和布線電容，保持預(yù)充電電平 60 動態(tài) CMOS電路 基本類型 MpMeVDDPDN?In1In2In3OutMeMpVDDPUN?In1In2In3??OutCLCL? p ne tw or k? n ne tw or k2 ph a s e o pe ra t i on :? E va lua tion ? P re c ha rg e 下拉 n網(wǎng)絡(luò) 上拉 p網(wǎng)絡(luò) PDN表示下拉 nFET邏輯鏈， PUN表示上拉 nFET邏輯鏈。此版圖未考慮 p管和 n管的面積比 42 準(zhǔn) nMOS電路 使能控制改善負(fù)載 V A B C D F C L M 1 M 2 M 1 M 2 Enable DD 準(zhǔn) nMOS管的上拉和下拉對 PMOS管的面積要求相互沖突，為避免之，可采用這種自適應(yīng)負(fù)載 Adaptive Load。39。239。 4 L o g i cC i r c u i tL o g i cC i r c u i tO u tO u tInIn( a ) C om bi nat i on a l ( b) S e qu e nt i a lS t a t eO u t p u t = f ( In ) O u t p u t = f ( I n , P r e v i ou s I n )組合邏輯電路 時序邏輯電路 概述 組合邏輯與時序邏輯 組合邏輯電路的輸出只與當(dāng)前輸入值有關(guān)（穩(wěn)態(tài)下），而時序邏輯電路的輸出不僅取決于當(dāng)前的輸入值，而且取決于前一個輸入值，因此必須有保存前一個輸入值的部件，即寄存器 5 ? 靜態(tài) CMOS邏輯電路 ? 輸出 輸入邏輯關(guān)系與時間無關(guān) (開關(guān)過渡期除外） ? 利用晶體管的串 并聯(lián)組合實現(xiàn)邏輯 ? 晶體管數(shù)多（ n個扇入需要 2n個管子， n個 NMOS， n個 PMOS），占用面積大 ? 速度較慢 ? 功耗較小 ? 動態(tài) CMOS邏輯電路 ? 輸出 輸入邏輯關(guān)系與時間有關(guān) ? 利用時鐘和 MOSFET的電荷存儲特性實現(xiàn)邏輯 ? 晶體管數(shù)少（ n個扇入需要 n+2個管子， n+1個 NMOS， 1個PMOS），占用面積小 ? 速度較快 (通過預(yù)充電，只有從輸入 1到 0有延遲時間） ? 功耗較大 概述 靜態(tài) CMOS與動態(tài) CMOS 6 概述 無比邏輯與有比邏輯 與器件相對尺寸無關(guān)和無比邏輯：邏輯功能、與器件相對尺寸有關(guān)有比邏輯：邏輯功能、OHOLOHOLVVVV 或7 靜態(tài) CMOS電路 基本構(gòu)成 上拉邏輯鏈 下拉邏輯鏈 VDD F(In1,In2,…InN) In1 In2 InN In1 In2 InN PUN PDN PMOS only NMOS only 8 靜態(tài) CMOS電路 閾值電壓損失 VDD VDD ? 0 PDN 0 ? VDD CL CL PUN VDD S D S D VDD ? |VTp| CL S D VGS 0 ? VDD VTn CL VDD VDD S D VGS 單用 PUN或 PDN傳輸邏輯，會產(chǎn)生閾值電壓損失 9 靜態(tài) CMOS電路 PUP與 PDN之間的對偶關(guān)系 實例 : NAND2 10 靜態(tài) CMOS電路 一般設(shè)計步驟 ? 用與、或、非門構(gòu)成邏輯圖； ? 利用 nFET與邏輯門之間的關(guān)系（或并與串），在輸出與地之間構(gòu)成 nFET電路； ? 利用 pFET與邏輯門之間的關(guān)系（或串與并），在輸出與 VDD之間構(gòu)成 pFET電路； ? nFET和 pFET組合 而成完整電路。 中譯本：周潤德等譯，數(shù)字集成電路 電路、系統(tǒng)與設(shè)計，電子工業(yè)出版社， 。第 9章。1 第 7章 組合邏輯電路 P90 集成電路設(shè)計系列 2 本章概要 ? 概述 ? 靜態(tài) CMOS電路 ? 鏡像電路 ? C2MOS ? 準(zhǔn) nMOS電路 ? 動態(tài)