數(shù)字集成電路設(shè)計-筆記歸納-文庫吧資料
2025-07-01 07:21本頁面
【正文】 有較小的面積和驅(qū)動負載。原理：PDN關(guān)斷，上拉負載起作用，VOH=VDDPDN導(dǎo)通，上拉負載和PDN分壓，比例邏輯。有比邏輯（偽NMOS邏輯、DCVSL邏輯）由實現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和簡單負載組成。（大扇入時小扇出，小扇入時大扇出）⑤組合邏輯鏈的性能優(yōu)化邏輯努力：表示一個門與一個反相器提供相同的輸出電流時它所表現(xiàn)出來的輸入電容比反相器大多少。減小電壓擺幅，同時降低了延時和功耗，但下一級門會變慢?？梢圆扇。涸谪撦d以扇出為主時加大晶體管尺寸逐級加大晶體管尺寸，使最靠近輸出端的晶體管尺寸最小重新安排輸入，使關(guān)鍵信號晶體管靠近輸出端（最后到達的輸入信號為這個門的關(guān)鍵信號，決定最終速度）。④大扇入時的設(shè)計技巧傳輸延時隨扇入迅速惡化，與扇入成平方關(guān)系，因為電阻電容同時增加。魯棒性好，噪聲容限大。③優(yōu)點無比邏輯，電平幅度與器件尺寸無關(guān)。同理，PMOS做上拉時傳強1，做下拉時傳弱0。穩(wěn)定狀態(tài)時兩個網(wǎng)絡(luò)中有且僅有一個導(dǎo)通，單級輸出是反向的。設(shè)計第六章、組合邏輯電路一、靜態(tài)電路：任意時刻每個門的輸出通過一個低阻路徑連接到VDD或者VSS上，且輸出值總是由該電路所實現(xiàn)的布爾函數(shù)決定。優(yōu)化：降低電源電壓；降低開關(guān)活動率。對于小負載，不會明顯增加。上升下降時間傳輸延遲時間計算tp測量方法：環(huán)形振蕩器測量法（N為奇數(shù)）一個周期時間內(nèi)，正好N個低至高翻轉(zhuǎn)響應(yīng)時間，N個高至低翻轉(zhuǎn)響應(yīng)時間。③最大噪聲容限：min{，}反相器鏈的再生特性邏輯門具有再生特性的條件：合法區(qū)的增益小于1，過渡區(qū)增益大于1。②若CMOS反相器不對稱：由PMOS在線性區(qū)，NMOS在飽和區(qū)，由電流相等，對Vin求導(dǎo)并令，此方程和電流相等方程聯(lián)立解出Vin即為。①若CMOS反相器對稱（即，）：對VTC采取線性近似。二、直流電壓轉(zhuǎn)移特性VTC（輸出與輸入電平間的關(guān)系）閾值電壓：NMOS、PMOS均在飽和區(qū)，由電流相等（使用飽和區(qū)電流公式）求解。設(shè)計良好的反相器具有低輸出阻抗，從而對噪聲和干擾不敏感。第五章、反相器一、基本特性無比邏輯，邏輯電平與器件的相對尺寸無關(guān)，所以晶體管可以采用最小尺寸。在兩條信號線間加一條接地或者接VDD的屏蔽線，使線間電容成為接地電容，但會增加電容負載。對串擾敏感的節(jié)點（低擺幅、浮空）應(yīng)盡量遠離全擺幅信號線。為了使重疊面積盡可能小，版圖設(shè)計時應(yīng)使相鄰兩層連線在交叉時相互垂直。層間串擾：平板電容。串擾的大小取決于線間耦合電容的大小和線間電壓差隨時間的變化速率。反射系數(shù)：（R為終端阻抗，為線的特征阻抗）不同終端時傳輸線特性：抑制傳輸線效應(yīng)：阻抗匹配，在導(dǎo)線源端串聯(lián)匹配電阻或者在導(dǎo)線末端并聯(lián)匹配電阻。單位長度的傳輸延時。有損傳輸線：考慮r、l、c，適用于Al基芯片。三、傳輸線模型當開關(guān)速度足夠快，互連線的電阻足夠小時，導(dǎo)線的電感將不可忽略，因而必須考慮傳輸線效應(yīng)。插入中繼器。優(yōu)化走線方式，45176。分層優(yōu)化。采用過渡金屬硅化物，降低多晶接觸電阻。互連延時的優(yōu)化：采用低電阻率互連導(dǎo)體，降低R：采用Cu替換Al。R（=rL）是導(dǎo)線集總電阻，C（=cL）是集總電容。N級RC鏈：RC樹的無分支的特殊情形。引入：RC樹、Elmore延時公式：RC樹：該電路只有一個輸入節(jié)點，所有電容都在某個節(jié)點和地之間，不包含任何電阻回路（使其成為樹結(jié)構(gòu)）。對長互連線是一個保守和不精確的模型。集總模型：以總電阻和總對地電容等效。電感值估算：一條導(dǎo)線（每單位長度）的電容c和電感l(wèi)存在關(guān)系式（成立的條件是該導(dǎo)線必須完全被均勻的絕緣介質(zhì)所包圍，但不滿足
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