基于fpga的卡爾曼濾波器的設(shè)計與實現(xiàn)-文庫吧資料
2025-05-10 00:22本頁面
【正文】 能模塊設(shè)計 使用 DSP Builder設(shè)計數(shù)字信號處理系統(tǒng)的流程為 : (1)在 Matlab/Simulink中建立一個 *.mdl模型文件 ,用圖形方式調(diào)用Altera DSP Builder和 Simulink其他庫中的圖形模塊 進行數(shù)學(xué)模型設(shè)計 。 ＊卡爾曼濾波模塊 DSP Builder 簡介 DSP Builder是 Altera公司推出的 FPGA 的系統(tǒng)級設(shè)計工具。 AD芯片與其控制模塊使用相同的 5MHz時鐘信號。下圖所示為 AD采樣控制模塊與分頻模塊的圖元文件的連接。 圖 5 AD 采樣控制模塊與分頻模塊的圖元文件連接圖 本設(shè)計以一通道的數(shù)據(jù)采樣為例，狀態(tài)機的狀態(tài)定為 22個（ 20個 AD轉(zhuǎn)換狀態(tài)， 2個讀數(shù)據(jù)狀態(tài)），狀態(tài)機的輸出控制位為 16位。通過置 RD 和 CS 為低電平可使數(shù)據(jù)讀出到并行輸出總線。這個低電平可使各個通道的采樣保持放大器同時處于保持狀態(tài)，從而使各個通道同時開始轉(zhuǎn)換。 A/D 轉(zhuǎn)換結(jié)果為 16 位，最高位為符號位，數(shù)據(jù)輸出方式很靈活，分別由 BYTE, ADD 與地址線 A A A0 的組合控制。 圖 3 ADS8364與 FPGA連接示意圖 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 ADS8364的工作原理 三個保持信號 (HOLDA,HOLDB,HOLDC)啟動指定通道的轉(zhuǎn)換。 ADS8364的差分輸入可在 VREF到 +VREF之間變化。 ADS8364采用 +5V工作電壓，并帶有 80DB共模抑制的全差分輸入通道以及 6個 4μs連續(xù)近似的模數(shù)轉(zhuǎn)換器、 6個差分采樣放大器。六路模擬輸入分為三組 (A,B和 C)，每個輸入端都有一個保持信號來實現(xiàn)所有通道的同時采樣與轉(zhuǎn)換功能，適合于多路采集系統(tǒng)的需要。 圖 2 分頻模塊時序仿真圖 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 ＊ AD 控制模塊 ADS8364 的簡介與工作原理 采用 ADS8364芯片對輸入信號數(shù)據(jù)采樣。此模塊采用 VHDL語言編程實現(xiàn)。 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 圖 1 芯片模塊結(jié)構(gòu)劃分示意圖 芯片模塊結(jié)構(gòu) 芯片模塊的劃分如下圖所示，分頻模塊和 AD控制模塊采用 VHDL語言編程實現(xiàn)，卡爾曼濾波模塊用 DSP Builder軟件進行設(shè)計 ?；谀K化設(shè)計思想，設(shè)計了時鐘分頻模塊， AD 轉(zhuǎn)換芯片的 FPGA控制模塊和卡爾曼濾波模塊。 FPGA的主要任務(wù)是控制 AD轉(zhuǎn)換芯片進行數(shù)據(jù)轉(zhuǎn)換，并從 AD芯片中讀取轉(zhuǎn)換輸出數(shù)據(jù)，進行卡爾曼濾波處理并輸出。 ?設(shè)計選用的 FPGA是 Al
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1