【正文】 DATA66I/O2/DATA57I/O3/DATA48I/O4/DATA39I/O5/DATA210I/O6/DATA111D A T A 012D C L K13n C E14T D I15I / O 716I / O 817I / O 918I / O 1019V C C I N T20I / O 1121I / O 1222I / O 1323I / O 1424I / O 1525G N D I N T26I / O 1627I / O 1728I / O 1829I / O 1930M S E L 031M S E L 132VCCINT33nCONFIG34I/O2035I/O2136I/O2237I/O2338I/O2439VCCINT40GNDINT41IN242GCLK243IN344VCCINT45GNDINT46I/O2547I/O2648I/O2749I/O2850I/O2951I/O3052I/O3153A L T E R AE P F1 0 K 1 0 L C8 4FL E X8 4 P IN P L CC 邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 19 FLEX10K 系列采用重復(fù) 可構(gòu)造的 CMOS SRAM 工藝，把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相組合，同時(shí)也結(jié)合了眾多可編程器件的有點(diǎn)來完成普通門陣列的宏功能。當(dāng)本引腳被拉高，所有 I/O在正常的程序控制狀態(tài)。因此監(jiān)控電路必須能夠檢測(cè)一個(gè) 01的跳變信號(hào)。 DATA7：輸出， 在 FPGA配置方式， DATA的數(shù)據(jù)是被 RDYnBSY信號(hào)通過電平觸發(fā)方式在 nRS信號(hào)已經(jīng)被鎖存之后寫入。 DATA[7..1]： 數(shù)據(jù)輸入：并行的字節(jié)流數(shù)據(jù)通過 DATA[7..1]與 DATA0輸入器件。 nCS、 CS：輸入， 片選擇信號(hào)： nCS為低電平且 CS為高電平器件被使能可以進(jìn)行配置，如果只有一個(gè)芯片選擇輸入被使用，那么另外一個(gè)必須被激活，在配置和初始化的過程中， nCS和 CS管腳必須被處于有效狀態(tài)。 nRS：輸入， 讀選通輸入： 對(duì)于 APEX II、 Mercury、 ACEX 1K、 APEX 20K 和 FLEX10K器件低電平表示在 DATA7引腳輸出的是 RDYnBSY信號(hào)；對(duì)于 FLEX 6000 器件，低電平表示在 DATA引腳輸出的是 RDYnBSY信號(hào)，如果 nRS 管腳沒有使用，應(yīng)該被固定連接到高電平。 nCEO：輸出，當(dāng)設(shè)備配置完成后被驅(qū)動(dòng)為低電平 。 DCLK：輸入，時(shí)鐘輸入，用于從一個(gè)外部信號(hào)源輸入時(shí)鐘數(shù)據(jù)進(jìn)入器件，在串行異步模式或并行異步模式配置中 ， DCLK應(yīng)當(dāng)被拉高， 不能懸空。 nCONFIG：輸入，配置控制引腳，由 01的跳變開始配置，由 10跳變則復(fù)位器件；當(dāng)設(shè)定本管腳為 0時(shí)，所有 I/O為三態(tài)。 )這個(gè)管腳必須通過一個(gè) 1K電阻上拉到 VCCIO； 如果在配置過程中，如有錯(cuò)誤發(fā)生，本管腳被器件拉；如果在配置或初始化過程中，有一個(gè)外部的信號(hào)源驅(qū)動(dòng)本管腳為低，則器TCKTDOTMSTDIVCC VCCA L T E RA 的MA X 7000 系列器件VCCGNDGNDGNDByte Bla ste r10 芯接口引腳 1邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 17 件進(jìn)入一個(gè)錯(cuò)誤的狀態(tài)；在配置或初始化之后，驅(qū)動(dòng)本管腳為低，不會(huì)影響器件。 FPGA的配置引腳功能 如下： MSEL0、 MSEL1：輸入 ， (0， 0)為串行 配置 或使用 配置 器件模式； (1， 0)為并行同步模式； (1， 1)為并行異步模式。 圖 ByteBlaster（ MV）配置 FPGA 芯片介紹 (1)FPGA 的配置方式 在利用 FPGA進(jìn)行設(shè)計(jì)時(shí)可以利 用 FPGA的 ICR特性，通過連接 PC機(jī)的下載電纜快速地下載設(shè)計(jì)文件至 FPGA進(jìn)行硬件驗(yàn)證。 PS 被動(dòng)串行模式 (MSEL1=0、 MSEL0=0)， PPS 被動(dòng)并行同步模式(MSEL1= MSEL0=0)， PSA 被動(dòng)串行異步模式 (MSEL1= MSEL0=0)，PPA 被動(dòng)并行異步模式 (MSEL1= MSEL0=1)， JTAG 模式 (MSEL1=0、MSEL0=0)。電路可重配置是指允許在器件已經(jīng)配置好的情況下進(jìn)行重新配置，以改變電路邏輯結(jié)構(gòu)和功能。 圖 10 芯片下載口 表 芯接口各引腳信號(hào)名稱 模式 1 2 3 4 5 6 7 8 9 10 PS DCK GND CONF_DONE VCC nCONFIG _ nSTATUS _ DATA0 GND 1 3 5 7 92 4 6 8 10邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 16 用 Altera 的 ByteBlaster(MV)并行下載電纜，連接 PC 機(jī)的并行打印機(jī)口和需要編程的器件，在線 配置 FPGA，調(diào)試非常的方便。 MV 即混合電壓的意思。使用 ALTERA 的 ByteBlaster(MV)并行下載電纜，連接 PC 機(jī)的并行打印口和需要編程或配置的器件，并與 MAX+PlusII配合可以對(duì) ALTERA 公司的多種 CPLD、FPGA 進(jìn)行配置或編程。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電 而丟失，但編程的次數(shù)有限，編程的速度不快。 HO12 系列的有源晶振采用 TTL/HCMOS 技術(shù)，頻率范圍是 1000Hz1000MHz，這里我們采用的是 50MHz 的有源晶振。 時(shí)鐘電路 765T L 0 8 2 1 /2R1 5 . 1 K AOUTR2 7 . 2 K1 0 3U i n邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 15 時(shí)鐘輸入是波形發(fā)生器必不可少的一部分， 它能為 FPGA 提供時(shí)鐘脈沖信號(hào)，考慮到 EDA 開發(fā)系統(tǒng)時(shí)鐘輸入的重要性，一個(gè)是 50MHz 的有源晶振作為時(shí)鐘信號(hào)源輸入，主要用 于輸入大的時(shí)鐘信號(hào)，為波形發(fā)生器提供基準(zhǔn)的時(shí)鐘脈沖輸入。 一階低通濾波器的缺點(diǎn)是 :阻帶特性衰減太慢 ， 一般為20dB/10out， 所以這種電路只適用于對(duì)濾波特性要求不高的場(chǎng)合 。濾波信號(hào)是從運(yùn)算放大器的同相端 輸入的，所以應(yīng)該選用共模輸入范圍較大的運(yùn)算放大器。 (2)濾波電路參數(shù)計(jì)算 圖 低通濾波電路 該濾波電路是反相放大器，其傳遞函數(shù)為 ： ? ?? ? ? ?? ?0 f f 0fi 1 1 1 f fcU s Z s I GR1G S = = U s Z s I R 1+ sC R s1+w?? ??????（ ） = () 上式 (22)中 ， f0 1RG R??為零頻增益 ， cw =ff1RC 為截止角頻率 。一階低通濾波包含一個(gè) RC 電路。隨著電子技術(shù)、集成電路技術(shù)的迅速發(fā)展，集成有源濾波器在許多領(lǐng)域得到廣泛應(yīng)用。濾波器的種類很多，在本次設(shè)計(jì)中用到集成有源濾波器。 轉(zhuǎn)換公式如下： 一級(jí)運(yùn)放的輸出電壓：A1 REF 8DU =V 2? () D 為數(shù)字量的十進(jìn)制數(shù)，即 7 6 1 07 6 1 0D = D 2 + D 2 + . . . + D 2 + D 2? ? ? ? 當(dāng) REFV =5V 時(shí)， DAC0832 的轉(zhuǎn)換表如表 所示。 ③ 轉(zhuǎn)換公式 為了將模擬電流轉(zhuǎn)換成模擬電壓，需把 DAC0832 的兩個(gè)輸出端 OUT1I 和 OUT2I 分別接到運(yùn)算放大器的兩個(gè)輸入端上，經(jīng)過一級(jí)運(yùn)放得到單級(jí)性輸出電壓 A1U 。 雙緩沖工作方式 兩個(gè)寄存器均處于受控狀態(tài)，輸入數(shù)據(jù)要經(jīng)過兩個(gè)寄存器緩沖控制后才進(jìn)入 D/A轉(zhuǎn)換器。即不用寫信號(hào)控制，外部輸入數(shù)據(jù)直通內(nèi)部 8 位 D/A 轉(zhuǎn)換器的數(shù)據(jù)輸入端。 DGND 為數(shù)字量地線， AGND為模擬量地線。 電源線（ 4 條）： ccV 為電源輸入線，可在 +5～ +15V 范圍內(nèi)選擇。 OUT1I 和OUT2I 為兩條模擬電流輸出線。 表 21 DAC 引腳功能說明 引 腳 功 能 說 明 07DD 為 8 位數(shù)據(jù) 輸入端， 7D 是最高位， 0D 是最低位 OUT1I 為 DAC 電流輸出 1，在構(gòu)成電壓輸出 DAC 時(shí)此線應(yīng)接運(yùn)算放大器的反相輸入端 OUT2I 為 DAC 電流輸出 2，在構(gòu)成電壓輸出 DAC 時(shí)此線應(yīng)和運(yùn)算放大器的同相輸入端同接模擬地 FBR 為反饋電阻引出端，在構(gòu)成電壓輸出 DAC 時(shí)此端應(yīng)接運(yùn)算放大器的輸出端 REFU 為基準(zhǔn)電壓輸入端，通過該引腳將外部的高精度電壓源與片內(nèi)的 R－2R 電阻網(wǎng)絡(luò)相連，其電壓范圍為 － 10～＋ 10V CCV 為電源輸入端，電源電壓范圍 ＋ 5～＋ 15V AGND 為模擬地，整個(gè)電路的模擬地必須與數(shù)字地相連 DGND 為數(shù)字地 CS 為片選輸入端，低電平有效， 與 ILE 共同作用，對(duì) 1WR 信號(hào)進(jìn)行控制。 2WR 用于控制轉(zhuǎn)換時(shí)間，當(dāng) 2WR 有效時(shí)，在 XFER 為傳送控制信號(hào)作用下，可將鎖存在輸入寄存器的 8位數(shù)據(jù)送到 DAC 寄存器 。 DAC 引腳功能說明 如表 21 所示 。 采用 DAC0832 采用 20 腳雙列直插式封裝，與 TTL 電平兼容。 “ 8 位輸出寄存器”和“ 8 位 DAC 寄存器” 用以實(shí)現(xiàn)兩次緩沖，這樣可以提高轉(zhuǎn)換速度。 8 位 D/A 轉(zhuǎn)換電路由 8位 T 形電阻網(wǎng)和電子開關(guān)組成，電子開關(guān)受“ 8 位 DAC 寄存器”輸出控制 ,T 形電阻網(wǎng)能輸出和數(shù)字量成正比的模擬電流。DAC0832 的內(nèi)部結(jié)構(gòu)圖如圖 所示 ； DAC0832 的內(nèi)部 由 三部分組成 ： 8 位輸入寄存器用于存放 CPU 送來的數(shù)字量 ， 使輸出數(shù)字量得到緩沖和鎖存 ， 由 1LE 加以控邵陽學(xué)院畢業(yè) 設(shè)計(jì) （論文） . 11 制 。 (2)D/A 轉(zhuǎn)換原理 設(shè)計(jì)采用 DAC0832 可編程轉(zhuǎn)換器， 與 DAC0809 模數(shù)轉(zhuǎn)換器的 100s 模數(shù)轉(zhuǎn)換速度相比， DAC0832 數(shù)模轉(zhuǎn)換器的輸出電流建立時(shí)間只需 1s。為了保證穩(wěn)幅輸出，選用了 TL0821 構(gòu)成穩(wěn)幅電路， TL0821 是一款低功耗、高速、寬帶運(yùn)算放大器，具有很強(qiáng)的大電流驅(qū)動(dòng)能力。 / c s1/ C S2GND3D34D25D16D07D713D614D515D416GND10VR8V C C20X F E R17W R 218I O U T 212I O U T 111FB9U1D A C 0 8 3 251pfV C C+5+ 12 1 25 . 1 K7.2K1 0 3I / O 2439I / O 2547I / O 2648I / O 2749I / O 2850I / O 2951I / O 3052I / O 3153CONF76T C K77T D O74TMS57STATUS55T D I15VCC4GND46CLK02U2E P F 1 0 K 1 01234U4T O 1 2+512346578U3T L 0 8 2 1AOUT1 2 3 4 5678910HDR+5C1C20 .1 μ1.2K1K1K2 . 7 K1K1.5K邵陽學(xué)院畢業(yè) 設(shè)計(jì) （