【正文】 (3)如圖 所示，單擊“ Configure”按鈕 ，向 EPF10K10LC844 下載配置文件，出現(xiàn)報告配置完成的信息提示“ Configuration Complete”。單擊“ Configue”，即進(jìn)行編程下載。彈出 Programmer 窗口后，選“ Options”項(xiàng)中的硬件設(shè)置項(xiàng)“ Hardware Setup”，在其下拉窗口中選擇“ ByteBlaster（ MV） ”項(xiàng)，其窗口如圖 右側(cè)所示。同樣， dout0 在 39 號引腳上； dout1 在 47 號引腳上； dout2 在 48 號引腳上； dout3在 49 號引腳上； dout4 在 50 號引腳上； dout5 在 51 號引腳上； dout6 在 52 號引腳上； dout7 在 53 號引腳上； 引腳鎖定表如表 所示： 表 引腳鎖定表 模 式 信 號 引腳號 模 式 信 號 引腳號 Input Clk 2 Input Data9 19 Input Data0 5 Input Data10 21 Input Data1 6 Output Dout0 39 Input Data2 7 Output Dout1 47 Input Data3 8 Output Dout2 48 Input Data4 9 Output Dout3 49 Input Data5 10 Output Dout4 50 Input Data6 11 Output Dout5 51 Input Data7 16 Output Dout6 52 Input Data8 17 Output Dout7 53 在鎖定引腳后再通過 MAX+plusⅡ 的編譯器“ Compiler”，對文件重新進(jìn)行邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 30 編譯一次，將引腳信息編入下載文件中 。再次進(jìn)入“ Layout”菜單，選其中的“ Current Assignments Floorplan”選項(xiàng)，在 “Unassigned Nodes”列表框中將顯示待鎖定的信號引腳名。 (3)引腳瑣定 以上的仿真測試正確無誤，將設(shè)計編程下載到選定的目標(biāo)器件中進(jìn)行進(jìn)一步的硬件測試，以便最終了解設(shè)計的正確性。圖 中稍大的方塊（含 8 個小方塊）表示器件中內(nèi)嵌的 RAM 單元 EAB。 圖 芯片資源編輯窗口 邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 29 對于 EPF10K10LC844，其中共有 216 個小柱，即邏輯陣列塊 LAB，每個LAB 有 8 個小方塊，每個小方塊表示一個邏輯宏單元（ Logic Cell），因此共有 1728個 LC（即 LE）。 圖 正弦波發(fā)生器仿真波形 (2)了解器件資源分配情況 選擇左上角的“ MAX+plusⅡ ”主菜單，并單擊其中的菜單項(xiàng)“ Floorplan Editor” ,將彈出芯片資源編輯窗口，該窗口顯示了目標(biāo)器件內(nèi)部的邏輯資源分布情況和設(shè)計項(xiàng)目對資源的利用情況。從上面仿真的波形結(jié)果可以看出。由外部時鐘信號 clk 與頻率控制信號data 共同控制 dout 波形數(shù)據(jù)的傳送。圖 即為仿真運(yùn)算完成后的時序波形。再進(jìn)行波形仿真、引腳鎖定并編譯、編程配置、硬件測試等過程。 這是正弦信號發(fā)生器源的頂層設(shè)計， 其中調(diào)用了 節(jié) 中 的波形數(shù)據(jù)存儲器ROM 模塊 ，此頂層文件作為工程文件可存于 d:\lihui\ 中。 u1: sindata port map(address=q1,q=dout,inclock=clk)。 end if。039。 else count12=count12+1。 fss=39。139。 2:process(clk,data) begin if clk39。 end if。139。 begin 邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 27 1: process(fss) begin if fss39。 signal fss:std_logic。 signal q1:std_logic_vector(5 downto 0)。 q:out std_logic_vector(7 downto 0))。 architecture dacc of singt is ponent sindata port(address:in std_logic_vector(5 downto 0)。 dout:out std_logic_vector(7 downto 0))。 entity singt is port( clk: in std_logic。 use 。例如：當(dāng)時鐘信號 inclock 為高平且輸入地址信號為 00 時，輸出數(shù)據(jù)q 正好對應(yīng) FF（ 255），接著當(dāng)時鐘信號再為高電平時輸入的地址信號為 01，輸出數(shù)據(jù) q 為 FE（ 254）依此不斷有序的根據(jù)地址信號取出波形數(shù)據(jù)。圖 即為仿真運(yùn)算完成后的時序波形。在輸入信號inclock,address 分別加上時鐘信號，最后選擇菜單 File→Save As ，按“ OK”按鈕即可。選擇 File→End Time … ，在 End Time 對話框中選擇邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 26 適當(dāng)?shù)姆抡鏁r間域，選 50μs 以便有足夠長的觀察時間。 在“ Options”菜單中消去網(wǎng)格對齊項(xiàng)“ Snap to Grid”左側(cè)的對勾，以便能夠任意設(shè)置輸入電平位置，或設(shè)置輸入時鐘信號的周期。 圖 列出并選擇需要觀察的信號節(jié)點(diǎn) 再次，設(shè)置波形參量。將節(jié)點(diǎn)信邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 25 號調(diào)入仿真波形編輯器窗中。 其次，在波形編輯窗口的上方選擇菜單“ Node”，在下拉菜單中選 擇輸入信號節(jié)點(diǎn)項(xiàng)“ Enter Nodes form SNF… ”。首先，選擇菜單 File→New ，在選擇圖 中“ New”對話框中的“ Waveform Editer file”項(xiàng)，打開波形編輯窗口。糾正后再次編輯，直至排除所用錯誤。 圖 選定當(dāng)前工程的目標(biāo)器件 按“ Start”按鈕，運(yùn)行編譯器。選擇如圖 所示界面上方的 Interfaces→VHDL Netlist Reader Settings,在彈出的窗口中選擇“ VHDL1993”，由于在 以后的版本的MAX+plusⅡ 中嵌入了用于優(yōu)化 FLEX10K 和 ACEX1K 系列適配的算法，編輯前關(guān)閉這一算法。 選擇 VHDL 文本編輯版本號。為了選擇EPF10K10LC844 器件，不要選中次欄下方的“ Show Only Fastest Speed Grades”選項(xiàng)，以便顯示出所有速度級別的器件。 在設(shè)定工程文件后，應(yīng)該選擇用于編程的目標(biāo)器件芯片，以便能在編譯后得到有針對性的時序仿真文件。首先選擇菜單 File→Project→Set ProjecttoCurrentFile，當(dāng)前的設(shè)計工程即被指定為 ipm。首先在“ Directories”目錄框中選擇已經(jīng)建立好的存放本文件名“ ”，單擊“ OK”按鈕，即把輸入的文件存放在目錄 d:\lihui 中了。在此對話框中選擇“ Text Editor file”，單擊“ OK”按鈕 ，即選中了文本編輯方式。 END SYN。 BEGIN q = sub_wire0(7 DOWNTO 0)。 邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 23 q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 lpm_outdata: STRING。 lpm_widthad: NATURAL。 ARCHITECTURE SYN OF lpm IS SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0)。 q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 ENTITY lpm IS PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 LIBRARY ieee。 它的作用是 每來一個電平就從定邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 22 制好的 ROM 里取一個數(shù)送往 q 輸出。 圖 定制 LPM＿ ROM 文件 (2)單擊“ Next”鍵， 選擇 ROM 數(shù)據(jù)位寬度為 8，地址線寬度為 6，即設(shè)置此ROM 能儲存 8 位二進(jìn)制數(shù)據(jù)共 64 個，然后進(jìn)入圖 所示的窗口。 LPM＿ ROM 定制 (1)進(jìn)入 MAX+plusⅡ ， 選菜單 File→MegaWizardPlug InManager,選擇“ Creat a new”， 然后按 “ Next” 鍵 ， 進(jìn)入圖 所示的界面。 波形數(shù)據(jù)文件： WIDTH=8； DEPTH=64； ADDRESS＿ RADIX=HEX； DATA＿ RADIX=DEC； CONTENT BEGIN 00： 255； 01： 254； 02： 252； 03： 249； 04： 245； 05： 239； 06： 233；07： 255； 08： 217； 09： 207； 0A： 197； 0B： 186； 0C： 174； 0D：162； 0E： 150； 0F： 137； 10： 124； 11： 112； 12： 99； 13： 87； 14：75； 15： 64； 16： 53； 17： 43； 18： 34； 19： 26； 1A： 19； 1B： 13；1C： 8； 1D： 4； 1E： 1； 1F： 0； 20： 0； 21： 1； 22： 4； 23： 8； 24：13； 25： 19； 26： 26； 27： 34； 28： 43； 29： 53； 2A： 64； 2B： 75；邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 21 2C： 87； 2D： 99； 2E： 112； 2F： 124； 30： 137； 31： 150； 32： 162；33： 174； 34： 186； 35： 197； 36： 207； 37： 217； 38： 225； 39： 233；3A： 239； 3B： 245； 3C： 249； 3D： 252； 3E： 254； 3F： 255； END； 其中 WIDTH=8， 表示數(shù)據(jù)輸出位寬是 8； DEPTH=64， 表示共有 64 個 8 位數(shù)據(jù)點(diǎn) ； ADDRESS＿ RADIX=HEX， 表示地址信號用十六進(jìn)制數(shù)表示 ； DATA＿ RADIX=DEC， 表示輸出數(shù)據(jù)是十進(jìn)制數(shù)設(shè)文件名為 ， 存盤的路徑為d:\lihui\data。 波形發(fā)生器的 VHDL 描述 正弦信號波形數(shù)據(jù)文件的建立 正弦波數(shù)據(jù)存儲器 ROM 地址線寬度為 6，數(shù)據(jù)線寬度為 8，在 FPGA 中用VHDL 硬件描述語言實(shí)現(xiàn)存儲空間的擴(kuò)展，正弦波波形 數(shù)據(jù)由 64 點(diǎn)構(gòu)成， 在MATLAB 環(huán)境下，通過采樣獲取，關(guān)于采樣數(shù)據(jù)的獲取方法 ，在本文的第四章有詳細(xì)說明。波形數(shù)據(jù) ROM中存有發(fā)生器的波形數(shù)據(jù)。 邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 20 3 波形發(fā)生器的 VHDL 描述 完整的波形發(fā)生器由三部分組成：由計數(shù)器構(gòu)成的地址信號發(fā)生器、波形數(shù)據(jù)ROM 和 D/A。同時，改芯片具有的多電壓功能可以全面支持以不同電壓工作的產(chǎn)品。 如 圖 為 FLEX 10K10 主要引腳功能，該裝置采用的 FLEX EPF10K10 有84 個引腳，各主要引腳功能如下 (圖 )： 圖 FLEX10K10 芯片 引腳圖 I / O 3254n S T A T U S55n T R S T56T M S57I / O 3358I / O 3459I / O 3560I / O 3661I / O 3762V C C I N T63I / O 3864I / O 3965I / O 4066I / O 4167G N D I N T68I N T I _ D O N E69I / O 42 / R D Y n B S Y70I / O 4371I / O 4472I / O 45 / C L K U S R73T D O74nCEO75CONF76TCK77I/O46/nCS78I/O47/CS79I/O48/nWS80I/O49/nRS81GNDINT82DEV_OE83IN484GCLCK11IN12DEV_OE3VCCINT4I/O0/DATA75I/O1/