【正文】 行的字節(jié)流數(shù)據(jù)通過 DATA[7..1]與 DATA0輸入器件。 DATA0：輸入， 數(shù)據(jù)輸入：在串行配置模式下比特流數(shù)據(jù)通過 DATA0寫入器邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 18 件。 DATA7：輸出， 在 FPGA配置方式， DATA的數(shù)據(jù)是被 RDYnBSY信號通過電平觸發(fā)方式在 nRS信號已經(jīng)被鎖存之后寫入。 INIT_DONE： 輸出集電極開路，狀態(tài)管腳：可以被用來指示器件已經(jīng)被初始化或者已經(jīng)進(jìn)入用戶模式；在配置過程中 INIT_DONE 引腳保持低電平，在初始化之前和之后， INIT_DONE引腳被釋放，被上拉到 VCCIO通過一個外部上拉電阻，因?yàn)?INIT_DONE在配置之前是三態(tài)，所以被外部的上拉電阻拉到高電平。因此監(jiān)控電路必須能夠檢測一個 01的跳變信號。 DEV_OE：輸入， 此管腳需要在編譯設(shè)置中設(shè)定才能實(shí)現(xiàn)第一功能，缺損是第二功能；當(dāng)本引腳被拉低，所有 I/O都是三態(tài)。當(dāng)本引腳被拉高，所有 I/O在正常的程序控制狀態(tài)。 (2)FLEX1OK 配置引腳 FLEX1OK 主要由嵌入式陣列塊、邏輯陣列塊、快速通道 (FastTrack)和 I/O單元四部分組成。 如 圖 為 FLEX 10K10 主要引腳功能，該裝置采用的 FLEX EPF10K10 有84 個引腳，各主要引腳功能如下 (圖 )： 圖 FLEX10K10 芯片 引腳圖 I / O 3254n S T A T U S55n T R S T56T M S57I / O 3358I / O 3459I / O 3560I / O 3661I / O 3762V C C I N T63I / O 3864I / O 3965I / O 4066I / O 4167G N D I N T68I N T I _ D O N E69I / O 42 / R D Y n B S Y70I / O 4371I / O 4472I / O 45 / C L K U S R73T D O74nCEO75CONF76TCK77I/O46/nCS78I/O47/CS79I/O48/nWS80I/O49/nRS81GNDINT82DEV_OE83IN484GCLCK11IN12DEV_OE3VCCINT4I/O0/DATA75I/O1/DATA66I/O2/DATA57I/O3/DATA48I/O4/DATA39I/O5/DATA210I/O6/DATA111D A T A 012D C L K13n C E14T D I15I / O 716I / O 817I / O 918I / O 1019V C C I N T20I / O 1121I / O 1222I / O 1323I / O 1424I / O 1525G N D I N T26I / O 1627I / O 1728I / O 1829I / O 1930M S E L 031M S E L 132VCCINT33nCONFIG34I/O2035I/O2136I/O2237I/O2338I/O2439VCCINT40GNDINT41IN242GCLK243IN344VCCINT45GNDINT46I/O2547I/O2648I/O2749I/O2850I/O2951I/O3052I/O3153A L T E R AE P F1 0 K 1 0 L C8 4FL E X8 4 P IN P L CC 邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 19 FLEX10K 系列采用重復(fù) 可構(gòu)造的 CMOS SRAM 工藝，把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相組合，同時也結(jié)合了眾多可編程器件的有點(diǎn)來完成普通門陣列的宏功能。每個 FLEX 10K 器件包括一個嵌入式陣列和一個邏輯陣列，它能讓設(shè)計人員輕松地開發(fā)出存儲器、數(shù)字信號處理器以及特殊邏輯等強(qiáng)大功能于一身的芯片。同時，改芯片具有的多電壓功能可以全面支持以不同電壓工作的產(chǎn)品。 EPF10K10 有 84I/O 口，其豐富的 IO 資源，大大滿足了用戶的需求，其具體的 IO 引腳與對應(yīng)的引腳序號如表 所示： 表 I/O 引腳對應(yīng)的引腳序號 引 腳 編 號 引 腳 編 號 引 腳 編 號 引 腳 引 腳 I/O7 16 I/O17 28 I/O27 49 I/O37 62 I/O8 17 I/O18 29 I/O28 50 I/O38 64 I/O9 18 I/O19 30 I/O29 51 I/O39 65 I/O10 19 I/O20 35 I/O30 52 I/O40 66 I/O11 21 I/O21 36 I/O31 53 I/O41 67 I/O12 22 I/O22 37 I/O32 54 I/O43 71 I/O13 23 I/O23 38 I/O33 58 I/O44 72 I/O14 24 I/O24 39 I/O34 59 I/O15 25 I/O25 47 I/O35 60 I/O16 27 I/O26 48 I/O36 61 FLEX10K10 主要特點(diǎn)如下： ① 它是工業(yè)世界的第一種嵌入式可編程邏輯器件，提供了在單個器件中的系統(tǒng)集成，具有實(shí)現(xiàn)宏函數(shù)的嵌入式陣列和實(shí)現(xiàn)普通功能的邏輯陣列； ② 高密度，它具有 10000—150000 個可用門，高達(dá) 40960 位內(nèi)部 RAM； ③ 系統(tǒng)支持多電壓 I/O 接口； ④ 低功耗， 系統(tǒng)維持狀態(tài)小于 ； ⑤ 靈活的內(nèi)部連接，快速、可預(yù)測連線延時的快速通道連續(xù)式分布結(jié)構(gòu)。 邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 20 3 波形發(fā)生器的 VHDL 描述 完整的波形發(fā)生器由三部分組成：由計數(shù)器構(gòu)成的地址信號發(fā)生器、波形數(shù)據(jù)ROM 和 D/A。在 FPGA 的頂層文件中，計數(shù)器通過外來的控制信號和高速時鐘信號向波形數(shù)據(jù) ROM 發(fā)出地址信號，輸出波形的頻率由發(fā)出的地址信號速度決定；當(dāng)固定波頻率掃描出地址時，輸出波形是固定頻率，而當(dāng)以周期性變方式掃描輸出地址時，則輸出波形為掃描信號。波形數(shù)據(jù) ROM中存有發(fā)生器的波形數(shù)據(jù)?；?FPGA波形發(fā)生器的 VHDL 的實(shí)現(xiàn)經(jīng)過以下幾個過程，首先利用 MATLAB 軟件編寫波形查找表程序生成波形查找表（請參看第 4 章）獲得波形數(shù)據(jù)，利用 MAX+plusⅡ軟件依次 建立波形數(shù)據(jù)文件、在 FPGA 生成 ROM 空間存儲波形數(shù)據(jù)再經(jīng)過編譯、仿真、下載和測試即可以得到波形了。 波形發(fā)生器的 VHDL 描述 正弦信號波形數(shù)據(jù)文件的建立 正弦波數(shù)據(jù)存儲器 ROM 地址線寬度為 6，數(shù)據(jù)線寬度為 8，在 FPGA 中用VHDL 硬件描述語言實(shí)現(xiàn)存儲空間的擴(kuò)展，正弦波波形 數(shù)據(jù)由 64 點(diǎn)構(gòu)成， 在MATLAB 環(huán)境下，通過采樣獲取，關(guān)于采樣數(shù)據(jù)的獲取方法 ，在本文的第四章有詳細(xì)說明。波形 數(shù)據(jù) 在 FPGA 的時序控制下， 經(jīng) DAC0832 進(jìn)行 D/A 轉(zhuǎn)換 ， 實(shí)現(xiàn)將數(shù)字信號轉(zhuǎn)化成模擬信號，模擬信號通過放大，濾波后，可實(shí)現(xiàn)波形的還原。 波形數(shù)據(jù)文件： WIDTH=8； DEPTH=64； ADDRESS＿ RADIX=HEX； DATA＿ RADIX=DEC； CONTENT BEGIN 00： 255； 01： 254； 02： 252； 03： 249； 04： 245； 05： 239； 06： 233；07： 255； 08： 217； 09： 207； 0A： 197； 0B： 186； 0C： 174； 0D：162； 0E： 150； 0F： 137； 10： 124； 11： 112； 12： 99； 13： 87； 14：75； 15： 64； 16： 53； 17： 43； 18： 34； 19： 26； 1A： 19； 1B： 13；1C： 8； 1D： 4； 1E： 1； 1F： 0； 20： 0； 21： 1； 22： 4； 23： 8； 24：13； 25： 19； 26： 26； 27： 34； 28： 43； 29： 53； 2A： 64； 2B： 75；邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 21 2C： 87； 2D： 99； 2E： 112； 2F： 124； 30： 137； 31： 150； 32： 162；33： 174； 34： 186； 35： 197； 36： 207； 37： 217； 38： 225； 39： 233；3A： 239； 3B： 245； 3C： 249； 3D： 252； 3E： 254； 3F： 255； END； 其中 WIDTH=8， 表示數(shù)據(jù)輸出位寬是 8； DEPTH=64， 表示共有 64 個 8 位數(shù)據(jù)點(diǎn) ； ADDRESS＿ RADIX=HEX， 表示地址信號用十六進(jìn)制數(shù)表示 ； DATA＿ RADIX=DEC， 表示輸出數(shù)據(jù)是十進(jìn)制數(shù)設(shè)文件名為 ， 存盤的路徑為d:\lihui\data。以上所示的數(shù)據(jù)格式只是為了節(jié)省篇幅，實(shí)用中每一數(shù)據(jù)組占一行。 LPM＿ ROM 定制 (1)進(jìn)入 MAX+plusⅡ ， 選菜單 File→MegaWizardPlug InManager,選擇“ Creat a new”， 然后按 “ Next” 鍵 ， 進(jìn)入圖 所示的界面。選擇 LPM＿ ROM；最后在 Browse 下的欄中鍵入路徑與輸出文件名： d:\lihui\。 圖 定制 LPM＿ ROM 文件 (2)單擊“ Next”鍵， 選擇 ROM 數(shù)據(jù)位寬度為 8，地址線寬度為 6，即設(shè)置此ROM 能儲存 8 位二進(jìn)制數(shù)據(jù)共 64 個，然后進(jìn)入圖 所示的窗口。 通過在圖 所示窗口的“ Browse”鈕，找到 ROM 中的加載文件 路徑和文件名： d:\lihui\. 其中 ROM 元件的 inclock 是地址瑣存時鐘 。 它的作用是 每來一個電平就從定邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 22 制好的 ROM 里取一個數(shù)送往 q 輸出。 圖 加入初始化文件 (3)在 MAX+plusⅡ 中打開已制定 的 ROM 文件，觀察文件中的實(shí)體表達(dá)。 LIBRARY ieee。 USE 。 ENTITY lpm IS PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 inclock: IN STD_LOGIC 。 q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END lpm。 ARCHITECTURE SYN OF lpm IS SIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT lpm_rom GENERIC (lpm_width: NATURAL。 lpm_widthad: NATURAL。 lpm_address_control: STRING。 lpm_outdata: STRING。 lpm_file: STRING)。 PORT (address: IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 inclock: IN STD_LOGIC 。 邵陽學(xué)院畢業(yè) 設(shè)計 （論文） . 23 q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END COMPONENT。 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_rom_ponent : lpm_rom GENERIC MAP (LPM_WIDTH = 8, LPM_WIDTHAD = 6, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LP