【正文】 窗函數(shù) 16階系數(shù) 濾波器的具體設計方法 啟動 Matlab 設計軟件后，依次打開 start→ Toolboxes→ Filter Design→Filter Design amp。 (6)VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設計項目，在不改變源程序的條件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變設計項目的規(guī)模和結(jié)構(gòu)。 (5)VHDL對設計項目的描述具有獨立性，實際設計者可以在不懂硬件的結(jié)構(gòu)，不知最終實現(xiàn)的目標器件為何的情況下，而進行獨立的設計。應用 EDA工具的邏輯優(yōu)化功能，可以自動的把一個綜合后的設計項目變成一個更小、更高速的電路系統(tǒng)。這一點符合大規(guī)模電子系統(tǒng)的高效、高速設計完成必須由多人甚至由多個開發(fā)組共同并行工作才能實現(xiàn)的市場需求。 (3)VHDL具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設計的模塊分解和已有設計模塊的再利用功能。 (2)VHDL具有豐富的仿真語句和庫函數(shù)，在設計早期，即尚未完成設計時，就可以就能查驗設計系統(tǒng)的功能可行性，隨時可對設計項目進行仿真模擬。 VHDL 支持從上到下的設計，也支持從下到上的設計 。這種將設計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設計的基本點。 VHDL的程序結(jié)構(gòu)特點是將一項設計實體分成外部和內(nèi)部，外部是可視的，是端口，內(nèi)部是不可視的，是內(nèi)部功能和算法的完成部分。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、 功能和接口。 1993 年， IEEE 對 VHDL 進行了修訂，從更高抽象層次和系統(tǒng)描述能力上擴展了 VHDL 的內(nèi)容，公布了新版本的 VHDL 即 IEEE 標準的 10761993，又得到了眾多 EDA公司的支持，在電子工程領域，己成為事實上的通用硬件描述語言。自 IEEE 公布了 VHDL(IEEE1076)的標準版本之后，各 EDA 公司相繼推 出了自己的 VHDL 設計環(huán)境，或宜布自己的設計工具可以和 VHDL 接口。 VHDL 的英文全名是 Very High Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。鎖相環(huán)可以完成分頻、倍頻、移相等關(guān)于時鐘的基本操作。 CYLONEII 系列 FPGA 器件關(guān)于時鐘控制的部分主要是全局時鐘網(wǎng)絡和鎖相環(huán)（ PLL）。 CYLONEII 系列 FPGA 器件內(nèi)部嵌有硬件乘法器，可以完成高速乘法運算操作。 M4k 存儲器塊包括輸入 /輸出寄存器，輸入寄存器用于同步輸入信號，輸出寄存器在設計中增加一級流水線，使用輸入 /輸出寄存器可以改善電路的性能。邏輯單元結(jié)構(gòu)圖如 圖 35所示。一個邏輯陣列包含 16 個邏輯單元以及一些其他資源。這些資源模塊通過FPGA 內(nèi)部的各種連接通路連接起來。 CYLONEII 系列 FPGA 器件的 內(nèi)部資源是按行、列的方式呈二維分布，如圖 34所示。 CYLONEII 系列 FPGA 器件嵌有乘法器，這些乘法器可用于完成高速乘法操作，使得 CYLONEII 系列 FPGA 器件的數(shù)字信號處理能力得到增強。 CYLONEII系列 FPGA 器件是由美國 Altera 公司生產(chǎn)的中端產(chǎn)品。 L U TI N 3I N 2I N 1I N 0O U T 0 圖 33 查找表結(jié)構(gòu)圖 由于設計人員可以將存儲在片外的 EPPROM 或者計算機的配置數(shù)據(jù)控制加載到FPGA 器件中進而實現(xiàn)在現(xiàn)場修改器件的邏輯功能 ， FPGA 得 到了普遍的應用。 FPGA 使用了可編程的查找表 (Look Up Table,LUT)結(jié)構(gòu) ,其中 LUT 是可編程的最小的邏輯構(gòu)成單元 【 17】 。 圖 32 FPGA/CPLD開發(fā)流程圖 FPGA 介紹 可編程邏輯器件 PLD(Programmable Logic Devices)是 ASIC(Application Specific Integrated Circuits)的一個重要分支。 D．支持的器件種類多。 B． 易于引腳分配和時鐘約束。圖 31給出了 QUARTUS II軟件的交互界面。 QUARTUS II 軟件介紹 QUARTUS II 是 ALTERA 公司在 21世紀初推出的 FPGA/CPLD 開發(fā)環(huán)境，是 ALTERA前一代 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+PLUS II的更新?lián)Q代產(chǎn)品，其功能強大，界面友好，使用簡便。 EDA 技術(shù)是以計算機和微電子技術(shù)為先導，匯集了計算機圖形學、拓撲、邏輯學、微電子工藝與結(jié)構(gòu)學和計算數(shù)學等多種計算機應用學科最新成果的先進技術(shù)。這就是： （ 1）帶有加 /減控制的累加器 （ 2）采用具有一個額外輸入的 ROM 使用最常見的可轉(zhuǎn)換累加器，因為 LUT 表中額外的輸入位還需一個兩倍字長的LUT表。例如變 3 的編碼是 102 3104101 ?????? 。 ]0[0x ][1x 0Bx ? ][0x ][1x ]1[Bx?? ?]1[0 ?Nx ]11 ?N ]1[ ?B ? TUL+ / 寄存器算 法 表累 加 器Y12??BB??? t0t加減移 位 寄 存 器 圖 27 移位加法器 DA體系結(jié)構(gòu) DA 系統(tǒng) 下面我們要討論的是如何修復式（ 215）使之能夠處理有符號補碼。利用如圖 27所示的移位加法器就能夠 有效地實現(xiàn)累加。也就是說預先編程 N2 個字的一個 LUT，以接受一個 N 位輸入向量]]1[],1[],0[[ ?? Nxxxx bbbb ?，輸出為 ])[],[( nxncf b 。無符號 DA 系統(tǒng)假設變量 ][nx 的表示方式如下： ????10 ][2][Bb bb nxnx ， ]1,0[?bx （ 216） 其中 ][nxb 表示 []xn 的第 b 位，而 []xn 也就是 x 的第 n 次采樣，而內(nèi)積 y 可以表示方式為： ? ??????1010 ][2][NnBb bb kxncy （ 217） 重新分配求和的順序（也就是“分布式算法名稱的由來”）其結(jié)果如下： 1 2 01 2 01 2 01 2 01 2 01 2 011 1 12[ 0]( [ 0] 2 [ 0] 2 [ 0] 2 )[ 1 ] ( [ 1 ] 2 [ 1 ] 2 [ 1 ] 2 )[ 1 ] ( [ 1 ] 2 [ 1 ] 2 [ 1 ] 2 )( [ 0] [ 0] [ 1 ] [ 1 ] [ 1 ] [ 1 ] ) 2( [ 0] [ 0] [ 1 ]BBBBBBBBBBBBBB B BBy c x x xc x x xc N x N x N x Nc x c x c N x Nc x c = + + + + + + + = + + + + 22200 0 0[ 1 ] [ 1 ] [ 1 ] ) 2( [ 0] [ 0] [ 1 ] [ 1 ] [ 1 ] [ 1 ] ) 2BBBx c N x Nc x c x c N x N+ + + + （ 218） 或者可以寫成更為簡潔的如下形式： )][],[(2][][210101010? ? ? ???????????BbNnNbNN bbbb nxncfnxncy （ 219） 函數(shù) ])[],[( nxncf b 的實現(xiàn)需要特別注意。 分布式算法基礎 分布式算法（ Distributed Arithmetic， DA）是一項重要的 FPGA 技術(shù)，它廣泛地應用在計算積之和之中 【 14】 。期縮短，使系統(tǒng)的研制開發(fā)費用降低；其次， FPGA 器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費用降低；再次，使用FPGA 器件能使系統(tǒng)的可靠性提高，維 修工作量減少，進而使系統(tǒng)的維修服務費用降低。 （ 7）降低成本 使用 FPGA 器件實現(xiàn)數(shù)字系統(tǒng)設計時，如果僅從器件本身的價格考慮，有時還看不出來它的優(yōu)勢，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用 FPGA的成本優(yōu)越性是很明顯的。同時，使用 FPGA 器件后實現(xiàn)系統(tǒng)所需要的電路級數(shù)又少，因而整個系統(tǒng)的工作速度會得到提高。因此，使用 FPGA 器件可大大縮短系統(tǒng)的設計周期，加快產(chǎn)品投放市場的速度，提高產(chǎn)品的競爭能力。 FPGA 器件集成度高，使用時印刷線路板電路布局布線簡單。使用 FPGA 器件減少了實現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。 （ 3）提高可靠性 減少芯片和印刷板數(shù)目，不僅能縮小系統(tǒng)規(guī)模，而且它還極大的提高了系統(tǒng)的可靠性?？删幊踢壿嬓酒瑑?nèi)的組件門數(shù)高，一片 FPGA 可代替幾片、幾十片乃 至上百片中小規(guī)模的數(shù)字集成電路芯片。而且修改邏輯可在系統(tǒng)設計和使用過程的任一階段中進行，并且只須通過對所用的 FPGA 器件進行重新編程即可完成，給系統(tǒng)設計提供了很大的靈活性。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風險，成為電子器件行業(yè)中發(fā)展最快的一個系列。窗函數(shù)設計法在階數(shù)較低時，阻帶特性基本滿足設計要求，當濾波器階數(shù)較高時，使用漢寧窗、海明窗、布萊克曼窗和凱澤窗即可以達到阻帶衰耗要求。 比較以上三種濾波器的設計方法，在同樣的階數(shù)下，等波紋切比雪夫逼 近法可以獲得最佳的頻率特性和衰耗特性，具有通帶和阻帶平坦，過渡帶窄等優(yōu)點。 三種設計方法的比較 【 12】 綜述可得，窗函數(shù)法設計的基本思想是把給定的頻率響應通過離散時間傅里葉逆變換 IDTFT（ Inverse Discrete Time Fourier Transform） ，求得脈沖響應，然后利用加窗函數(shù)對它進行截斷和平滑，以實現(xiàn)一個物理可實現(xiàn)且具有線性相位 的FIR 數(shù)字濾波器的設計目的。一般情況下，估計濾波器長度 N的凱澤經(jīng)驗公式為： 1)2/(13lg (20 21 ????????ps wwN (214) 綜上，用等波紋 最佳逼近法設計 FIR數(shù)字濾波器的步驟為： （ 1）根據(jù)濾波器的設計指標要求：邊界頻率、通帶最大衰減 p? 、阻帶最小衰減 s? 等，估計濾波器的長度，并確定幅度誤差加權(quán)函數(shù)。濾波器的通帶最大衰減 p? 和阻帶最小衰減 s? 與通帶和阻帶的振蕩波紋幅度1? 和 2? 的換算關(guān)系為： 110 110 20/20/1 ??? pp??? (212) 20/2 10 s?? ?? (213) 等波紋最佳逼近法的設計，在于找到濾波器的系數(shù)向量 )(nh ，使得在 通帶 ],0[ pw 和阻帶 ],[ ?sw 頻帶內(nèi)的最大絕對值幅度誤差 )(we 為最小。設計過程中 )(wW 是由設計者根據(jù)通帶最大衰減 p? 和阻帶最小衰減 s? 的指標要求取定的已知函數(shù)。 定義加權(quán)幅度誤差函數(shù)為 )]()()[()( wHwHwWwe d ?? (210) 式中 )(wW 為幅度誤差加權(quán)函數(shù)，用來控制不同頻帶的幅度逼近誤差。 等波紋最佳逼近法 等波紋最佳逼近法是基于最大誤差最小化的設計原則。 )( jwd eH 進行頻域等間隔 N點采樣，得到 )(kHd 。 B? 的要求，估算濾波器的長度。 過渡帶的采樣點個數(shù) m 與所設計的濾波器的阻帶最小衰減 s? 有關(guān)，具體如表22所示。采樣點之間的理想頻率特性變化越陡，則內(nèi)插值與理想值之間的誤差就越大，因而在理想頻率響應特性的不連續(xù)點附近，就會產(chǎn)生肩峰和波紋；反之，理想頻率響應特性變化越平緩，則內(nèi)插值越接近理想值，逼近誤差小。 )( jwd eH確定2/( ) ( )jNddH e H k( ) ( ( ) )dh n ID F T H n( ) ( ( ) )H z Z T h n抽 樣 N點離 散 傅 里 葉 逆 變 換 圖 26 頻率設計法流程 為了保證 )(zH 具有線性相位條件，其單位采樣響應 )(nh 是實序列，且滿足條件 )1()( ???? nNhnh 。 表 21 五 種窗函數(shù)參數(shù)表 窗函數(shù) 窗譜性能指標 加窗后濾波器性能指標 旁瓣峰值 /db 主瓣寬度 /（ N/2? ） 過濾寬度 w? / )/2( N? 阻帶最小衰減 /db 矩形窗 13 2 21 巴特列特 25 4 25 漢寧窗 31 4 44 海明窗 41 4 53 布拉克曼窗 57 6 74 凱澤窗 57 5 80