【正文】 FIR 濾波器的基本理論的基礎(chǔ)上，設(shè)計利用 基于 Matlab 設(shè)計工具設(shè)計出了 16階 FIR 低通濾波器，達到了預(yù)期的性能。 )(ne 的存在降低了輸出端的信噪比。將 QuartusII仿真結(jié)果經(jīng) Matlab中還 原成波形，如 圖 58； QuartusII輸入 50kHz方波 X_in和通過 FIR濾波 器后的輸出波形 y比較如圖 59所示 。誤差主要來源是：系數(shù)量化的量 化誤差；計算結(jié)果的取舍誤差等。如設(shè) 計的 FIR濾波器的卷積運算是分成 7個時鐘脈沖的，系統(tǒng)在進行 卷積運算的第 3個時鐘脈沖的運算同時，也在進行下一個卷積運算的第 2個 時鐘脈沖的運算。 FIR 濾波器的頂層設(shè)計 圖 46為 FIR濾 波器的頂層設(shè)計圖。 加法模塊實現(xiàn)高 4位 LUT與低 4位 LUT輸出值相加后得出 8位地址碼的輸出值。 圖 45（ a） ALTPLL界面 P L L 1 A u toP a r a m e t e r V a lu e T y p eC y c lone I Iinc lk 0 f requenc y : 50. 000 M H zOpe rat ion M ode: N orm alC lk R at io Ph (dg) D C (%)c0 1/ 5 0. 00 50. 00in c lk 0 c0lo c k e da l t p l l 0ins t 5 圖 45（ b） 分頻模塊 （ 2）數(shù) 據(jù)預(yù)處理 輸入信號轉(zhuǎn)換進程，對輸入的二進制原碼轉(zhuǎn)換為二進制補碼輸出。 (4) 鎖存模塊 鎖存模塊的主要功能是將乘累加模塊的輸出結(jié)果鎖存后輸出。 圖 41 FDATOOL界面 圖 42 頻率特性曲線 圖 43 相位特性曲線 圖 44 量化曲線 參數(shù)提取與量化 利用 Matlab 軟件的 FDATOOL 圖形用戶界面工具，輸入設(shè)計指標后便會自動生成所設(shè)計的 FIR 低通數(shù)字濾波器的系數(shù)，一般線性相位的 FIR 低通數(shù)字濾波器的單位沖激響應(yīng)都為實數(shù)，滿足奇或偶對稱的條件。反過來，設(shè)計者還可以從綜合和優(yōu)化后的電路獲得設(shè)計信息，反饋去更新修改 VHDL設(shè)計描述，使之更加完善。支持模塊化設(shè)計，也支持層次化設(shè)計。有專家預(yù)言，在新的世紀中， VHDL 和 Verilog 將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。全局時鐘網(wǎng)絡(luò)負責(zé)把時鐘分配到器件內(nèi)部的各個單元，控制器件內(nèi)部的所有資源。一個邏輯單元主要有以下部件組成：一個 4輸 入的查找表，一個可編程的寄存器，一條進位鏈和一條寄存器級聯(lián)鏈。 CYLONEII 系列 FPGA 器件采用了 90nm 工藝，片 內(nèi)邏輯單元數(shù)量最多可達 68416 個邏輯單元，片內(nèi)存儲器容量最多可達 ，用戶可用引腳最多有 622 個。 利用 QUARTUS II軟件進行 FPGA/CPLD 開發(fā)的流程如 圖 32所示。 EDA 技術(shù)作為現(xiàn)代電子設(shè)計技術(shù)的核心，通過功能強大的計算機和 EDA 工具軟件平臺，對以硬件描述語言 HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合，以及邏輯優(yōu)化和仿真測試，以至實現(xiàn)既定的電子線路系統(tǒng)功能。在 N 次查詢循環(huán)后就能完成了對內(nèi)積 y的計算 [8]。總之，使用 FPGA 器件進行系統(tǒng)設(shè)計能節(jié)約成本 [7]。同時，在樣機設(shè)計成功后，由于開發(fā)工具先進，自動化程度高，對其進行邏輯修改也十分簡便迅速。 （ 2）增大功能密集度 功能密集度是指在給定的空間能集成的邏輯功能數(shù)量。其核心是從給定的頻率特性，通過加窗確定有限長單位取樣響應(yīng) h(n)；頻率采樣法設(shè)計的基本思想是把給出的理想頻率響應(yīng)進行取樣，通 過 IDFT 從頻譜樣點直接求得有限脈沖響應(yīng)；等波紋切比雪夫逼近法則是利 用MATLAB 提供的 remez 函 數(shù)實 現(xiàn) Remez 算法，設(shè)計濾波器逼近理想頻率響應(yīng)。一般地，在要求逼近精度高的頻帶， )(wW 取值大，而要求逼近誤差精度低的頻帶， )(wW 取值小。此外過渡帶的帶寬與采樣點數(shù) m 之間的關(guān)系為： NmB /)1(2 ??? ? （ 29） 表 22 過渡 帶采樣點數(shù)與阻帶最小衰減的關(guān)系 m 1 2 3 4 dBs/? 20 4454 6575 8595 綜上，頻率采樣法的設(shè)計步驟為： s? ，確定過渡帶的樣點數(shù) m。 E. 加窗得到設(shè)計結(jié)果 )(nh ，即 )()()( nwnhnh d? 。因此實際上，我們只能在這兩個標準之間作一權(quán)衡，針對具體問題，找出一個適當?shù)臅r窗函數(shù)。 常見的時窗函數(shù)有矩形窗、漢寧窗、漢明窗、布萊克曼窗、凱澤窗等。級聯(lián)型的最大特點是可以分別獨立調(diào)整每個子系統(tǒng)的零點之值，當需要精確控制濾波器的零點位置時，往往采用這種結(jié)構(gòu) [5]。對于直接型結(jié)構(gòu)來說，一個長度為 N的 FIR 濾波器，每產(chǎn)生一個輸出數(shù)據(jù)，要經(jīng)過 N 次乘法，N1次加法。一個線形時不變因果濾波器可表示為： ??? ?? 10 )()( Nn nznhzH (22) 其中 N為 h(n)的長度，即濾波器的長度。所以如何減小查找表的規(guī)模成為尚待解決的問題。 二者相比，固定功能的 DSP 專用器件可以提供很好的實時性能，但其靈活性差，研發(fā)周期長，難度也比較大； DSP 處理器的成本低且速度較快，靈活性好，但由于軟件算法在執(zhí)行時的順序性，限制了它在 高速和實時系統(tǒng)中的應(yīng)用。利用計算機的存儲器、運算器和控制器把濾波所要完成的運算編成程序通過計算機來執(zhí)行，軟件可由使用者自已編寫，也可以使用現(xiàn)成的。如果每一位的運算需要一個時鐘周期的話，這個乘法器需要 16 個時鐘周期才能計算出正確結(jié)果，這就意味著此類乘法器要完全計算出結(jié)果的延遲必將會很大 【 5】 。在這些濾波器中，線性時不變的數(shù)字濾波器是最基本的類型。經(jīng)過半個多世紀的發(fā)展，我國濾波器在研制、生產(chǎn)、應(yīng)用等方面已進入國際發(fā)展軌道，但由于缺少專門研制機構(gòu)，加之集成工藝 和材料工業(yè)發(fā)展步伐的緩慢，使得我國在許多新型濾波器的研制和應(yīng)用方面與國外仍有較大的差距 【 2】 。濾波技術(shù)對信號安全可靠和有效靈活的傳遞至關(guān)重要 【 1】 。數(shù)字濾波器在語音信號處理、圖像信號處理、醫(yī)學(xué)生物信號處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。如果濾波器的長度增加，乘法器位數(shù)也將變大，硬件規(guī)模將變得十分龐大。 相對于前兩種方法， DA 算法既可以全并行實現(xiàn)，又可以全串行實現(xiàn)，還可以串并行結(jié)合實現(xiàn)，可以在硬件規(guī)模和濾波器速度之間作適當?shù)恼壑校乾F(xiàn)在被研究的主要方法。這些特點都非常適合數(shù)字信號處理中的濾波器 設(shè)計的有效實現(xiàn)，并且它速度快，成本低，在過去的 20多年的時間里，軟件可編程的 DSP 器件幾乎統(tǒng)治了商用數(shù)字信號處理硬件的市場。 FPGA 和 DSP 技術(shù)的結(jié)合能夠更進一步提高集成度、加快速度和擴展系統(tǒng)功能。圖中， x(t)為模擬信號，經(jīng)過 A/D 轉(zhuǎn)換器后變?yōu)橐粋€有著先后順序的數(shù)字序列 x(n)。 FIR 數(shù)字濾波器的結(jié)構(gòu) 由于 FIR數(shù)字濾波器實現(xiàn)算法的不同，我們可以把 FIR 濾波器的結(jié)構(gòu)劃分為直接型、級聯(lián)型、頻率采樣型和快速卷積型四種基本形式 【 10】 。這樣，每產(chǎn)生一個輸出，經(jīng)過 2/N 次乘法， 1?N 次加法，比原來減少 2/N 次乘法。為了能夠得到一個可實現(xiàn)的系統(tǒng)，可以將 )(nhd截取一部分，并順序右移，使之成為一個因果的有限長序列。 一個好的時窗函數(shù)的要求： 。 B. 根據(jù)濾波器阻帶衰減 s? ，選擇窗函數(shù) )(nw 的類型，根據(jù)過渡帶寬度確定時窗函數(shù)的長度 N ,并根據(jù)線性相位條件進行修正。采樣點之間的理想頻率特性變化越陡，則內(nèi)插值與理想值之間的誤差就越大，因而在理想頻率響應(yīng)特性的不連續(xù)點附近，就會產(chǎn)生肩峰和波紋；反之，理想頻率響應(yīng)特性變化越平緩，則內(nèi)插值越接近理想值，逼近誤差小。 等波紋最佳逼近法 等波紋最佳逼近法是基于最大誤差最小化的設(shè)計原則。一般情況下，估計濾波器長度 N的凱澤經(jīng)驗公式為： 1)2/(13lg (20 21 ????????ps wwN (214) 綜上，用等波紋 最佳逼近法設(shè)計 FIR數(shù)字濾波器的步驟為： （ 1）根據(jù)濾波器的設(shè)計指標要求：邊界頻率、通帶最大衰減 p? 、阻帶最小衰減 s? 等，估計濾波器的長度，并確定幅度誤差加權(quán)函數(shù)。它們無需花費傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一個系列。使用 FPGA 器件減少了實現(xiàn)系統(tǒng)所需要的芯片數(shù)目，在印刷線路板上的引線以及焊點數(shù)量也隨之減少，所以系統(tǒng)的可靠性得以提高。 （ 7）降低成本 使用 FPGA 器件實現(xiàn)數(shù)字系統(tǒng)設(shè)計時，如果僅從器件本身的價格考慮，有時還看不出來它的優(yōu)勢，但是影響系統(tǒng)成本的因素是多方面的，綜合考慮，使用 FPGA的成本優(yōu)越性是很明顯的。也就是說預(yù)先編程 N2 個字的一個 LUT，以接受一個 N 位輸入向量]]1[],1[],0[[ ?? Nxxxx bbbb ?，輸出為 ])[],[( nxncf b 。這就是： （ 1）帶有加 /減控制的累加器 （ 2）采用具有一個額外輸入的 ROM 使用最常見的可轉(zhuǎn)換累加器，因為 LUT 表中額外的輸入位還需一個兩倍字長的LUT表。 B． 易于引腳分配和時鐘約束。 L U TI N 3I N 2I N 1I N 0O U T 0 圖 33 查找表結(jié)構(gòu)圖 由于設(shè)計人員可以將存儲在片外的 EPPROM 或者計算機的配置數(shù)據(jù)控制加載到FPGA 器件中進而實現(xiàn)在現(xiàn)場修改器件的邏輯功能 ， FPGA 得 到了普遍的應(yīng)用。這些資源模塊通過FPGA 內(nèi)部的各種連接通路連接起來。 CYLONEII 系列 FPGA 器件內(nèi)部嵌有硬件乘法器，可以完成高速乘法運算操作。自 IEEE 公布了 VHDL(IEEE1076)的標準版本之后，各 EDA 公司相繼推 出了自己的 VHDL 設(shè)計環(huán)境，或宜布自己的設(shè)計工具可以和 VHDL 接口。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。這一點符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計完成必須由多人甚至由多個開發(fā)組共同并行工作才能實現(xiàn)的市場需求。 基于 Matlab 的 FIR數(shù)字低通濾波器抽頭系數(shù)的提取 濾波器的設(shè)計指標 采樣頻率： 10MHz 截止頻率： 100KHz 類型：低通 階數(shù)：凱澤窗函數(shù) 16階系數(shù) 濾波器的具體設(shè)計方法 啟動 Matlab 設(shè)計軟件后，依次打開 start→ Toolboxes→ Filter Design→Filter Design amp。 (2) 輸入模塊 輸入模塊的主要功能是完成對輸入數(shù)據(jù)的處理，為后續(xù)電路作準備。 CycloneII 系列 FPGA 提供兩個嵌入式鎖相環(huán)。 加法與地址碼形成單元首先實現(xiàn) B(i)=X(i)+X(Ni)的運算，即考慮了濾波器系數(shù)的對稱性，把與相同兩個濾波系數(shù)相乘的兩個采樣值預(yù)先相加，以減少硬件規(guī)模。具體做法是根據(jù)邏輯仿真的邏輯圖截取最高 的 8位有 效位即可。完 成一次卷積需 7個脈沖 周期，即從數(shù)據(jù)輸入到 數(shù)據(jù)輸出需 7個 脈沖周期，但采用流水線工作方式，可以認為，每個脈沖上升沿并行 8位數(shù)據(jù)輸 入，同 時并行 8位數(shù) 據(jù)輸出。 QuartusII 仿 真波形如 圖 54 所 示，可以看出 ，在 7 個 clkin 脈 沖后，得到濾 波結(jié)果，且 是流水線的輸出方式。 用 Matlab卷積計算并和 QuartusII的仿真結(jié) 果比較， 如表 52所 示。因此，在數(shù)據(jù)位數(shù)有 限的情況下，便會產(chǎn)生誤差，使輸出結(jié)果偏離預(yù)期值，并使系統(tǒng)不能滿足預(yù)期的設(shè)計要求。 （ 3）中間結(jié)果的舍入誤差 由于設(shè)計中采用的是定點制運算，在預(yù)相加和移位累加的過程中，會使得到結(jié)果的尾數(shù)增長，這時需要進行尾數(shù)處理，在這個過程中便引入了誤差。 entity signed_buma is port ( X_in : in std_logic_vector(7 downto 0)。event and clk=39。 (not X_in(3))amp。 end process。 寄存器 a8,a9,a10,a11,a12,a13,a14,a15:buffer std_logic_vector(7 downto 0)寄存器 )。 use 。a0)+(a8(0)amp。a10)。a5)+(a13(0)amp。 process(clk) begin if clk 39。b2(0)amp。b2(1)amp。b2(2)amp。b2(3)amp。b2(4)amp。b2(5)amp。b2(6)amp。b2(7)amp。b2(8)amp。 package FIR_ROM1 is function LUT1(y: in std_logic_vector(3 downto 0)) return std_logic_vector。 when 0101=m:=xf8b。 when 1101=m:=xf5f。 高四位和低四位 LUT 輸出數(shù)據(jù)要拼在一起， VHDL 代碼如下： library ieee。 entit