【正文】 在 q為其他時， m 計 xx的脈沖數(shù)。 2. 2ASK 解調(diào)的波形 仿真與分析 2ASK 解調(diào)的波形仿真圖 如圖 46 所示 第 31 頁，共 54 頁 圖 46（ a） 2ASK解調(diào)仿真圖 圖 46（ b） 2ASK解調(diào)仿真局部放大圖 分析： 由圖 46（ a） 可以看出 CLK 時鐘信號仍然是 輸入， START 信號為開關(guān)信號，當START 為低電平時即使有時鐘信號和基帶信號也不會發(fā)生解調(diào)，只有當 START 信號為高電平電路才可以實現(xiàn) 2ASK 的解調(diào)， X 為高頻信號， Y 輸出為基帶信號，當 X 輸入為高電平的時候， Y的輸出才有信號，否則為 0可以看出當 X輸入高電平對應(yīng)著 Y 輸出基帶信號的 1011001。 2ASK 調(diào)制與解調(diào)的波形 仿真與 分析 1. 2ASK 信號調(diào)制的波形 仿真與分析 2ASK 信號調(diào)制的波形圖 如圖 45 所示 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 30 頁，共 54 頁 圖 45（ a） ASK調(diào)制 VHDL程序仿真圖 2ASK調(diào)制仿真局部放大圖如圖 45（ b） 所示 分析： 由圖可知，輸入時鐘 CLK 信號就作為載波輸入， START 信號為開關(guān)信號，當 START為低電平時即使有時鐘信號和基帶信號也不會發(fā)生調(diào) 制，只有當 START 信號為高電平電路才可以實現(xiàn) 2ASK 的調(diào)制， X為輸入的基帶信號，屬于低頻信號， Y為輸出的頻帶信號，是基帶信號搬移到高頻載波上的信號，屬于高頻信號。 end process。139。 elsif xx39。139。039。 process(xx,q) begin if q=11 then m=0。 end if。 else q=q+1。 then q=0。 then xx=xclk 上升沿把 x 信號賦給中間信號 xx if start=39。event and clk=39。寄存 x信號 signal m:integer range 0 to 5。 architecture behav of askj is 第 29 頁，共 54 頁 signal q:integer range 0 to 11。調(diào)制信號 y :out std_logic)。系統(tǒng)時鐘 start :in std_logic。 use 。 use 。 FPGA 圖 43 2ASK解調(diào)方框圖 注：① 當 q=11 時，對計數(shù)器 m清零； ② 當 q=10 時，根據(jù)計數(shù)器 m 的數(shù)值，進行判決。分頻器的功能是對時鐘信號進行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時鐘的上升沿到來時把數(shù)字 2ASK 信號存入寄存器 XX 中；計數(shù)器的功能是利用分頻器輸出的載波信號作為 第 27 頁，共 54 頁 計數(shù)器的時鐘信號，在上升沿到來時，對寄存器中的 2ASK 信號進行計數(shù)，當計數(shù)值m3 時，輸出為“ 1”，否者輸出 為“ 0”；判決器的功能是：以數(shù)字載波為判決時鐘，對計數(shù)器的輸出信號進行抽樣判決，并輸出解調(diào)后的基帶信號。得到數(shù)字載波的一種方法是：從 2ASK 信號中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波。 end behav。 end process。 end if。039。q=0。改變 q 后面數(shù)字的大小就可以改變 elsif q=3 then f=39。139。 then q=0。event and clk=’1’ then if start=39。分頻計數(shù)器 signal f:std_logic。調(diào)制信號 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 26 頁，共 54 頁 end askt。開始調(diào)制信號 x :in std_logic。 entity askt is port(clk :in std_logic。 use 。 （ 3） 數(shù)字載波調(diào)制的 2ASK 信號可經(jīng)過外接濾波器轉(zhuǎn)換成模擬信號形式的信號輸出 因為采用數(shù)字載波調(diào)制的 2ASK 信號是數(shù)字信號，含有豐富的高頻分量，所以經(jīng)過一個帶通濾波器或者一個低通濾波器后，將減少高頻成分，輸出信號接近模擬載波調(diào)制 2ASK 調(diào)制的建模方框圖如圖 41 所示 FPGA 圖 41 2ASK調(diào)制建模方框圖 2ASK 調(diào)制電路 圖 如圖 42所示 clk 分頻器 start 基帶信號 與門 已調(diào)信號 載波 f 第 25 頁，共 54 頁 圖 42（ a） 2ASK調(diào)制電路 的 VHDL建模電路 圖 42(b) 2ASK調(diào)制的邏輯電路圖 2. 2ASK 調(diào)制的 VHDL 程序 library ieee。 基于 VHDL 語言實現(xiàn) 2ASK 的調(diào)制與解 2ASK 調(diào)制的實現(xiàn) 1. 2ASK 調(diào)制建模方思想： （ 1） 采用數(shù)字載波信號 數(shù)字載波信號產(chǎn)生的方法可以外部輸入，也可以通過高頻時鐘信號分頻得到。配置就是從與某個實體對應(yīng)的多個結(jié)構(gòu)體中選定一個作為具體實現(xiàn)。 （ 4） 配置 一個設(shè)計中，實體可以對應(yīng)多個結(jié)構(gòu)體，既有多種實現(xiàn)方式。用戶可以打開編譯系統(tǒng)安裝目錄下的庫文件夾內(nèi)的各個程序包文件，查看各個程序包的內(nèi)容。在程序包中，用戶可以定義一些公用的子程序、常 量和自定義的數(shù)據(jù)類型。 在 VHDL 設(shè)計語言中數(shù)據(jù)類型、常量及子程序在實體申明和結(jié)構(gòu)體內(nèi)定義，而這些 第 23 頁，共 54 頁 數(shù)據(jù)類型、常量及子程序?qū)ζ渌麑嶓w是不可見的。結(jié)構(gòu)體、程序包（ Package） 等數(shù)據(jù)集合；程序包主要用來存放各個設(shè)計都能共享的數(shù)據(jù)類型、子程序、常量和元件等。 結(jié)構(gòu)描述方式的優(yōu)點是可以將已有的設(shè)計成果應(yīng)用與當前的設(shè)計中，因而大大的提高了設(shè)計效率，對于可分解的大型設(shè)計，結(jié)構(gòu)描 述方式總是首選方案，也是由上至下設(shè)計方法的具體實施。 ③ 結(jié)構(gòu)描述方式 結(jié)構(gòu)（ Structure）描述多用于多層次的設(shè)計中，通過調(diào)用庫中的元件或者已經(jīng)設(shè)計好的模塊，進行組合，完成實體功能的描述。使用數(shù)據(jù)流的描述的設(shè)計人員，要對設(shè)計實體的功能實現(xiàn)有一定的了解，有時候還要對電路的具體結(jié)構(gòu)有清楚的認識。 ② 數(shù)據(jù)流描述方式 數(shù)據(jù)流（ Dataflow）描述方式也 稱為寄存器傳輸級 (RTL)描述。一般通過一組串行的 VHDL 進程來反映設(shè)計的功能和算法。結(jié)構(gòu)體的功能和行為描述可以采用多種描述方式。一個實體必須要有至少一個結(jié)構(gòu)體與之對應(yīng)。一個由多個模塊構(gòu)成的設(shè)計實體中可能包含多個實體，其中包快一個頂層實體和處于底層的底層實體，底層實體可以作為組件（ Component） 例化到高層次實體中，此時頂層實體可以應(yīng)對于芯片的外部引腳定義。一個基本的 VHDL 設(shè)計實體結(jié)構(gòu)模型如圖 24所示。 3. VHDL 語言的基本程序結(jié)構(gòu) 從程序機構(gòu)上來看， VHDL 語言具有很清晰的結(jié)構(gòu)組成，從開始到結(jié)束，各部分獨有特定的功能和語法結(jié)構(gòu)。這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計中進行復(fù)用。 （ 5） VHDL 語言程序易于共享和復(fù)用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化，而不需要考慮其他的問題。 （ 3） VHDL 語 言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的 數(shù)據(jù)類型 。 （ 2） VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。此外， VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn)，這是其他硬件描述語言所不能比擬的。 2. VHDL 語言的特點 （ 1） VHDL 語言功能強大，設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。現(xiàn)在， VHDL和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描 述語言。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言。這樣布局適配算法反復(fù)的次數(shù)更少，編譯速度更快，對設(shè)計性能的影響最小。 （ 4） 增加了一個新的快速適配編譯選項，選擇中這個選項，將會比缺省設(shè)置要縮短 50%的編譯時間。 第 19 頁，共 54 頁 （ 3） 支持 MAX7000/MAX3000 等乘積項器件 版 Quartus II 設(shè)計軟件現(xiàn)在除了支持 Altera 的 APEX 20KE， APEX 20KC， APEX II， ARM 的 Excalibur 嵌入處理器方案， Mercury， FLEX10KE 和 ACEX1K 之外，還支持MAX3000A， MAX7000 系列乘積項器件。 Logic Lock 設(shè)計流程運行設(shè)計者單獨地優(yōu)化和鎖定每個模塊的性能，在大型 SOPC 設(shè)計的構(gòu)建過程中也保持整個系統(tǒng)的性能。 （ 2） Logic Lock 設(shè)計流程把性能提升 15% 設(shè)計軟件通過增強層次 Logic Lock 模塊級設(shè)計方式，將性能平均改善 15%。 2. Quartus Ⅱ軟件的特點 （ 1） 編輯本段性能特點軟件體積縮小，運行速度加快 安裝軟件為 550M,完全安裝為 930M,如果定制安裝，不選擇 Excalibur嵌入處 理器，則安裝所需空間為 460M,比 版本減少一半以上的空間要求，卻能支持 ALTERA 全部芯片的開發(fā)。安裝好 Quartus Ⅱ 后， 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 18 頁，共 54 頁 進入用戶界面后，可見其默認用戶界面如圖 22 所示： 圖 31 Quartus Ⅱ 用戶界面由標題欄、工具欄、菜單欄、工程導(dǎo)航窗口、狀態(tài)顯示窗口及工程工作區(qū)等區(qū)域構(gòu)成，進入用戶界面后，用戶可以通過調(diào)用菜單命令【 Tools】 →【 Customize】 ， 在【 Customize】 對話框中根據(jù)個人習慣，自定義 Quartus Ⅱ軟件的布局、菜單。 在 Quartus Ⅱ 中設(shè)計者可以根據(jù)個人的習慣和喜好，自定義開發(fā)環(huán)境的布局、菜單、命令、和圖表等。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。工程師使用同樣 的低價位工具對 Stratix FPGA 進行功能驗證和原型設(shè)計，又可以設(shè)計 Hard Copy Stratix 器件用于批量成品。 Quartus II 設(shè)計軟件改進了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供 FPGA 與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程。 Quartus II design 提供完善的 timing closure 和 Logic Lock 基于塊的設(shè)計流程。部分 Cyclone 器件提供工業(yè)級溫度范 圍 40 度到 100 度（節(jié)點）的產(chǎn)品，支持各種工業(yè)應(yīng)用。這是單事件反轉(zhuǎn)成本效益最好的 FPGA 解決方案。 Cyclone 器件自動進行 32 位 CRC冗余校驗。 ⑧ DSP 實現(xiàn)。 Cyclone 器件具有健全的片內(nèi)熱插拔和順序上電支持，確保器件的正常操作和上電順序 無關(guān)。 Cyclone 器件支持諸如 PCI 等串行、總線和網(wǎng)絡(luò)接口，可訪問外部存儲器和多種通信協(xié)議，如以太網(wǎng)協(xié)議 。這些功能允許設(shè)計者管理內(nèi)部和外部系統(tǒng)時序。 Cyclone 器件具有兩個可編程鎖相環(huán)（ PLL）和 8 個全局時鐘線，提供健全的時鐘管理和頻率合成功能，實現(xiàn)最大的系統(tǒng)性能。 Cyclone 器件支持各種單端 I/O 接口標準，如 、 、 、LVTTL、 LVCMO、 SSTL 和 PCI 標準，滿足 當前系統(tǒng)需求。 Cyclone 器件中 M4K 存儲塊提供 288Kbit 存儲容量，能夠被配置來支持多種才做模式，包括 RAM、 ROM、 FIFO 及單口和雙口模式。 Cyclone 器件具有高級外部存儲器接口，允許設(shè)計者將外部單數(shù)據(jù)率（ SDR），雙數(shù)據(jù)率（ DDR）、 SDRAM 和 DDRRAM 器件集成到復(fù)雜系統(tǒng)設(shè)計中，而不會降低數(shù)據(jù)訪問的性能。 Cyclone 系列 FPGA 具有 20210 個邏輯單元， Cylone 器件的邏輯資源可以用來實現(xiàn)復(fù)雜的應(yīng) 用。 C