【正文】 （ 1）鍛煉了我能夠根據(jù)設(shè)計任務(wù)要求合理選擇設(shè)計方案的能力，一項工程的方案是多種的，但要選擇一個最優(yōu)化的設(shè)計，是要進(jìn)行多方論證、比較的，實驗證明，此次設(shè)計的現(xiàn)行方案是比較合理的。試驗證明，我的漢字上下左右滾動顯示是符合設(shè)計要求 的。 與此同時，在實際過程中查閱了大量相關(guān)書籍，積累了大量知識，這位將來的學(xué)習(xí)和工作奠定了堅實的基礎(chǔ)。 就 MAX+PLUSII 的使用進(jìn)行了深入的研究，詳細(xì)介紹了如何更加高效率更加靈活的使用這門軟件，其中狀態(tài)欄的一些 快捷鍵使自己在使用軟件的時候受益匪淺，并將 MAX+PLUSII 軟件的部分界面展示在論文中。 本論文就 EDA 技術(shù)的現(xiàn)狀、發(fā)展等作了詳細(xì)的介紹， VHDL 是一門非常優(yōu)秀的硬件描述語言，作為一種語言軟件，初次使用，基本了解了抽象描述系統(tǒng)功能來實現(xiàn)系統(tǒng)的方便快捷，它給數(shù)字系統(tǒng)的設(shè)計帶來的方便是其它實現(xiàn)方法所無法比擬的。包括介紹了模塊的仿真，編譯方法，以及下載時的注意事項。 本系統(tǒng)的輸入為系統(tǒng)主鐘源，但在起初的輸入顯示時 ，無法看清現(xiàn)實的漢字，我反復(fù)查看程序，并沒有發(fā)現(xiàn)任何差錯，隨后經(jīng)指導(dǎo)老師的講解，同學(xué)的幫助，了解到由 FPGA 芯片 控制的 LED 點(diǎn)陣顯示模塊的行數(shù)據(jù)口 D07與六位數(shù)字顯示器共用數(shù)據(jù)線，如果兩者同時顯示， LED 便無法正常顯示，所以必須將后者關(guān)閉，因此我把六位數(shù)字顯示器屏蔽，再次進(jìn)行下載，成功實現(xiàn)了漢字滾動顯示。仿真的通過只是理論上的完成，要在 PLD 試驗箱上下載演示通過才能算得上是真正的成功。此時只要出現(xiàn)編譯對話框中的 Start 按鈕，編譯器即可啟動，如果沒錯，編譯結(jié)束會通過MAX+PLUSIIComplier 信息框提示： 35 Project pilation was successful 0 errors 0 warnings 接著電機(jī)框中的 OK 鍵整個編譯結(jié)束。此時在編譯對話框已經(jīng)打開的情況下，點(diǎn)擊主菜單中的 Interface 選項，拉出子菜單，點(diǎn)擊 VHDL Netlist Writer Settings 就可點(diǎn)擊 VHDL Version框中的 VHDL1987 或 VHDL1993 來選擇相應(yīng)的版本編輯器。 4． 由于編譯、綜合要生成是適于可編程器件的文件，所以在編譯以前應(yīng)選擇最終要下載的芯片：點(diǎn)擊 Assign 選項，點(diǎn)擊 Assign 選項，再點(diǎn)擊子菜單中的 Device 對話框，尋找設(shè)用的芯片，此次設(shè)計選用的是 FLEX10K 系列的EPF10K10LC84_4。（與此對應(yīng)的是快捷鍵 18） 。 MAX+PLUSII 的編譯過程大致可分為以下幾個步驟： 1．調(diào)用現(xiàn)行源程序的編輯窗，源程序?qū)@示在編輯窗中。 定位指針控制單元設(shè)計時，編譯時提示的錯誤是無法調(diào)用加法子程序，經(jīng) 過 仔 細(xì) 閱 讀 VHDL 的 書 籍 發(fā) 現(xiàn) 在 編 程 果 實 沒 有 調(diào) 用 包 集 合， 經(jīng)過修改后順利通過了編譯。 變異的過程成沒有理論上的指導(dǎo)，只要書寫沒有錯誤一般都可以通過， 34 這是一個設(shè)計所要達(dá)到的最基本的要求。對于一個能熟練掌握 VHDL 設(shè)計者來說，編譯的時候一般都可以通過，對于一個初學(xué)者來說就不那么容易了。 VHDL 實現(xiàn)的系統(tǒng)編譯 仿真是建立在系統(tǒng)構(gòu)造完成的基礎(chǔ)上，簡單的說就是要先將各個子模塊設(shè)計進(jìn)行編譯并通過才可以生成系 統(tǒng)文件，系統(tǒng)文件的調(diào)用才可以構(gòu)造頂層模塊，各個子模塊如果不能編譯通過則無法生成系統(tǒng)文件也就無法調(diào)用。一個小的系統(tǒng)的設(shè)計應(yīng)該能夠達(dá)到預(yù)定的設(shè)計要求，采用一個一個的模塊進(jìn)行仿真再將它們級連進(jìn)行頂層仿真就顯得有點(diǎn)浪費(fèi)時間。一般來說，首先要進(jìn)行單級仿真，單級達(dá)到設(shè)計要求在進(jìn)行 連級仿真，連級仿真達(dá)到設(shè)計標(biāo)準(zhǔn)后進(jìn)行下載演示，通過則設(shè)計完成。 33 第 4 章 系統(tǒng)的仿真與調(diào)試 系統(tǒng)的仿真 系統(tǒng)模擬包括兩個方面的內(nèi)容，單級模擬和綜合模擬。因此，為了實現(xiàn)對漢字上、下、左、右滾動的分別控制，可利用 2 位撥碼開關(guān)來分別控制不同的掃描方式和漢字點(diǎn)陣存儲方式。 因為 sw 線， data 線均 為 8 位字長，而 m 為 3 位字長，所以首先應(yīng)將 m 32 轉(zhuǎn)換為 8 位字長表示形式，也就是要實現(xiàn) 3/8 譯碼功能。 漢字上下左右滾動的控制實現(xiàn) 此次設(shè)計我所顯示的漢字信息為“個十百千萬億兆”七個字，下面以“個”字為例說明如何根據(jù)漢字的上下左右不同方向滾動來抽取漢字像素信息。 Addr 的實現(xiàn)，實際上就是用 VHDL 語言來實現(xiàn)一個加法器，需要注意的是若對“ STD_LOGIC_VECTOR”進(jìn)行加、減運(yùn)算時，兩邊的操作數(shù)和代入的變量位長如不相同時，則會產(chǎn)生語法錯誤，由于 m為 3 位二進(jìn)制數(shù)，而n 為 7 位二進(jìn)制數(shù)，則需將 m 與 0， 0， 0， 0 用并置運(yùn)算符“ amp。 31 0 1 2 … K K+1 K+2 K+3 K+4 K+5 K+6 K+7 … N1 N 漢字信息定位指針 n↑ 0 1 2 3 4 5 6 7 LED 點(diǎn)陣掃描定位指針 n↑ 圖 定位地址指針原理圖 此次設(shè)計中 n 的取值范圍應(yīng)為 0N， N 為待顯示漢字及所有空字的總數(shù)，由它控制漢字顯示的滾動速度； m的取值范圍應(yīng)為 07，由它決定 LED 點(diǎn)陣的掃描速度。 漢字信息的取得及其存儲器的實現(xiàn) 為了使?jié)h字信息能在 LED8*8 點(diǎn)陣上顯示出來，首先必須對漢字抽取像素信息，方法是先將待顯示漢字表示成漢字點(diǎn)圖形式，然后根據(jù)不同的滾動方向分別按列或行依次抽取像素信息，每列或行均具有 8 位字長，為了能清楚地實現(xiàn)漢字滾動顯示，字與字之間，待顯示字之前后均用了空字節(jié)補(bǔ)充，最后將所有像素序列存放于 ROM 中。 以上的設(shè)計就可以實現(xiàn)漢字的左右上下的滾動顯示。按照掃描的向左、向右、向上、向下，對漢字每行貨梅列進(jìn)行編碼時也按照向左、向右、向上、向下的順序進(jìn)行比編碼。由于分頻器產(chǎn)生的慢信號 m 為 3 位二進(jìn)制表示，而 LED 點(diǎn)陣的掃描輸入信號為 8 位，這就需要一個 3/8 譯碼器來實現(xiàn)轉(zhuǎn)換以滿足系統(tǒng)需要。 本系統(tǒng)的實現(xiàn)方法 設(shè)計方案應(yīng)該有理論的支持，對于本系統(tǒng)，可以從系統(tǒng)的功能上進(jìn)行劃分，如圖 。此外，這種方法免除了設(shè)計者在設(shè)計出奇編寫邏輯表達(dá)式或真值表之苦，也就是降低了硬件電路設(shè)計難度。此后進(jìn)行仿真并檢驗定時關(guān)系，如果一切正常，那么系統(tǒng)的硬件設(shè)計就基本上結(jié)束了。即利用邏輯綜合工具，將 RTL 方式描述的程序轉(zhuǎn)換成用基本邏輯單元表示的文件（門級網(wǎng)絡(luò)表）。為了得到硬件的具體體現(xiàn)必須將抽象程度提高的行為描述方式的 VHDL語言程序改寫為 RTL 方式描述的 VHDL 語言程序，自阿詠反正工具進(jìn)行方針，如果通過，則可進(jìn)入下一步的工作。 第二層次是 RTL 方式掃描。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。在利用 VHDL 的硬件設(shè)計方法中，設(shè)計者將自上至下分成三個層次對系統(tǒng)硬件進(jìn)行設(shè)計。如果系統(tǒng)較大，硬件比較復(fù)雜，那么這種電原理可能要有幾千、幾萬張，如此多的原 理圖進(jìn)行歸檔、閱讀、修改和使用都帶來了極大的不方便。這樣一來，系統(tǒng)設(shè)計時存在的問題只有在后期才能較容易被發(fā)現(xiàn)，這樣，一旦考慮不周，那么就有可能從新設(shè)計系統(tǒng)，使得設(shè)計周期也大大增加。 自下至上的硬件電路設(shè)計方法的主要步驟是：根據(jù)系統(tǒng)對硬件要求，詳細(xì)編制出技術(shù)規(guī)格書，并畫出系統(tǒng)的控制流程圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)的控制流程圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理的劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就 是進(jìn)行各功能模塊的細(xì)化和電路設(shè)計；各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計。 27 第 3 章 系統(tǒng)實現(xiàn)方法 系統(tǒng)的實現(xiàn)方法 本系統(tǒng)的實現(xiàn)采用了文本輸入法即 用 VHDL 實現(xiàn)， VHDL 的優(yōu)點(diǎn)是描述抽象，設(shè)計可以不用對內(nèi)部的算法和信號的傳輸進(jìn)行詳細(xì)的設(shè)計。其中，撥碼開關(guān) SW2 和布線區(qū)插座 P3 的引腳互聯(lián)關(guān)系如表 ： 表 引腳對應(yīng)關(guān)系 撥碼開關(guān) SW2 碼位 SW21 SW22 SW23 ┄ SW27 SW28 布線區(qū)插座 P3的引腳 1 2 3 ┄ 7 8 26 本章小結(jié) 本章就本次畢業(yè)設(shè)計所用到的相關(guān)知識和器材作了簡要的介紹。 7． 撥碼開關(guān) 實驗箱具有兩個帶上拉電阻的 8 位撥碼開關(guān) SW1 和 SW2，撥到上方為低電平，撥到下方為高電平。 表 管腳對應(yīng)關(guān)系 LED 點(diǎn)陣 顯示模塊 EPF10K10 的引腳 LED 點(diǎn)陣 顯示模塊 EPF10K10 的引腳 D0 72 B0 62 D1 73 B1 64 D2 78 B2 65 25 D3 79 B3 66 D4 80 B4 67 D5 81 B5 69 D6 83 B6 70 D7 5 B7 71 由于 LED 點(diǎn)陣顯示模塊的列數(shù)位開 B07 與數(shù)模轉(zhuǎn)換器的數(shù)據(jù)輸出口D07 復(fù)用 EPF10K10 的 I/O 引腳線，因此，當(dāng)同時使用它們時，控制上應(yīng)采用分時共享方案以避免 LED 點(diǎn)陣顯示不正確的信息；由于 LED 點(diǎn)陣顯示模塊的行數(shù)據(jù)口 D07 與 6 位數(shù)據(jù)顯示器共用數(shù)據(jù)線，如果兩則同時顯示，則會互相影響，因此，將要求其中一種顯示時，應(yīng)將另一種屏蔽 . 6． 可編程器件周邊插座 實驗箱在可編程器件 EPM7128S和 EPF10K10的周邊安放了腳線外引插座，供高水平的科研工作者擴(kuò)展系統(tǒng)功 能使用。它的行數(shù)據(jù)口 D07與六位數(shù)字顯示器公用數(shù)據(jù)線，而列數(shù)位開關(guān) B07 與數(shù)模轉(zhuǎn)換器的數(shù)據(jù)輸出口 D07 共用數(shù)據(jù)線。 1. 工作電源與指示燈 2. 并行下載電纜與 下載指示 3. 直流電源和連續(xù)脈沖源 （ 1） 可以從布線區(qū)插座 POWER 中引出用于擴(kuò)展，其中 POWER 插座的 12引腳為 5 伏， 34 引腳為地（插座排序為上起第一腳） （ 2） 主鐘源 本實驗箱含有 20MHz 的石英晶振蕩器，該振動器的輸出作為系統(tǒng)的主鐘源，直接驅(qū)動 EPM7128SLC8415 的全局時鐘腳 GCLK1（第 83腳）和 EPF10K10 的全局時鐘腳 GLOBL CLK（第 43 腳） 4. LED 點(diǎn)陣顯示模塊 實驗箱提供了一個 8*8LED 點(diǎn)陣顯示模塊。 實驗箱的硬件是由 EPM7128SLC8415 和 EPF10K10LC844 兩片可編程器件、一個穩(wěn)壓電源、一個多頻率信號發(fā)生器、用于輸入控制的 16 個撥碼開關(guān)、兩個按鍵開關(guān)、一個系統(tǒng)復(fù)位鍵、一個單步脈沖鍵、用于輸出的 6 個數(shù) 24 碼管、 12 個發(fā)光二極管、一個 8*8LED 點(diǎn)陣顯示模塊和一個喇叭。 本實驗箱是由 Altera 公司的可編程器件 MAX7000S 系列中的EPM7128SLC8415 和 FLEK10 系列的 EPF10K10 以及豐富的可選擇外為借口器件組成。它既能支持初學(xué)者學(xué)習(xí)CPLD/FPGA 大規(guī)模可編程器件的使用，也能支持電子工程師們使用電子設(shè)計自動化和大規(guī)?？删幊唐骷M(jìn)行電子系統(tǒng) 的設(shè)計和開發(fā)工作。 PLD 教學(xué)實驗箱簡介 PLD 教學(xué)實驗箱是本次畢業(yè)設(shè)計用到的主要硬件，它的掌握和靈活運(yùn)用直接關(guān)系大設(shè)計電路的成功與否。 近年來推出的各類性能更為優(yōu)越的 HDPLD 按結(jié)構(gòu)在上面介紹的基本結(jié)構(gòu)上有了較大的發(fā)展。 與陣列和或陣列是 SPLD（ Simple Programmable Logic Device） 中最基本的結(jié)構(gòu)，通過編程改變它們的內(nèi)部連接，就可以實現(xiàn)不同的邏輯 功能；而 PLD的輸出電路結(jié)構(gòu)的不同則決定了輸出是組合邏輯還是時序邏輯。輸入電路及有緩沖作用，并產(chǎn)生互補(bǔ)輸入信號，送至與陣列。 PLD 的基本結(jié)構(gòu) 結(jié)構(gòu)都是由輸入電路、與陣列、輸出電路組成。幾乎所有的應(yīng)用門陣列、 PLD 和中小規(guī)模通用集成電路的場合均可采用 FPGA 和 CPLD器件。 20 世紀(jì) 80 年 代中期， Altera 和 Xilinx 分別提出了類似于 PAL 結(jié)構(gòu)的擴(kuò)展型 CPLD 和與標(biāo)準(zhǔn)門陣列類似的 FPGA， 它們都具有 體 系結(jié)構(gòu)，它們的邏輯單元都具有靈活、集成度高以及適用范圍廣等特點(diǎn)。 早期的可編程邏輯器件有可編程只讀存儲器（ PROM）、紫外線可擦除只 22 讀存儲器（ EPROM）和電可擦除只讀存儲器（ EEPROM）三種。隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)自承擔(dān)。 對于 JTAG 鏈的設(shè)置，應(yīng)按照硬件設(shè)備上的器件順序： MAX70000 系列中 EPM7128SLC8415 位第一個器件，而 FLEX10K 系列中的EPF10K10LC844 位第二個器件。 5. 注意事項 對項目進(jìn)行編譯的時候， MAX+PLUSII 編輯器將自動產(chǎn)生用于 MAX 器件的 編輯目標(biāo)文件（ .pof），而對于 FLEX 器件編譯器還可以自動產(chǎn)生一個SRAM 目標(biāo)文件（ .sof）。 4. 合理使用幫助功能 21 MAX+PLUSII 提供了強(qiáng)大的幫助功能，它的幫助功能包括操作幫助，硬件描述語言 AHDL、 VHDL 等的幫助，還有