【正文】 if 語句通過對 m 大小來判決 yelse y=。m 計(jì)數(shù)器清零elsif q=10 then if m=3 then y=39。end process。 end if。if 語句完成 q 的循環(huán)計(jì)數(shù) elsif q=11 then q=0。039。139。計(jì)數(shù)器beginprocess(clk)對系統(tǒng)時(shí)鐘進(jìn)行分頻beginif clk39。分頻計(jì)數(shù)器signal xx:std_logic。基帶信號end fskj。同步信號 x :in std_logic。entity fskj isport(clk :in std_logic。use 。2FSK 解調(diào)的電路圖如圖 410 所示圖 410（a）2FSK 解調(diào)電路的建模電路基帶信號寄存器XXclk 分頻器start調(diào)制信號判決計(jì)數(shù)器 m圖 410 (b) 2FSK 調(diào)制的邏輯電路圖2. 2FSK 解調(diào)的程序library ieee。計(jì)數(shù)器根據(jù)兩種不同的計(jì)數(shù)情況，對應(yīng)輸出“0”和“1”兩種電平。圖中分頻器的分頻系數(shù)取值對應(yīng)著調(diào)制中（圖 47）分頻器 1 和分頻器 2 中較小的分頻系數(shù)值，也就是說 FSK 解調(diào)器的分頻器輸出對應(yīng)著較高的那個(gè)載波信號。end behav。end if?；鶐?x=0，輸出調(diào)制 y=f1else y=f2。039。event and clk39。end process。 end if。039。q2=0。改變 q2 后面數(shù)字的大小改變占空比elsif q2=1 then f2=39。139。 then q2=0。 then if start=39。event and clk=39。end process。 end if。039。q1=0。改變 q 后面數(shù)字的大小改變占空比elsif q1=11 then f1=39。139。 then q1=0。 then if start=39。event and clk=39。載波 f2 計(jì)數(shù)器signal f1,f2:std_logic。architecture behav of fskt issignal q1:integer range 0 to 11。基帶信號 y :out std_logic)。系統(tǒng)時(shí)鐘 start :in std_logic。use 。use 。圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號。圖 47 中兩個(gè)分頻器分別產(chǎn)生兩路數(shù)字載波信號；二選一開關(guān)的作用是：以基帶信號作為控制信號，當(dāng)基帶信號為“0” ，選通載波為 f1；當(dāng)基帶信號為“1”時(shí)，選通載波為 f2。在 q 為其他時(shí)，m 計(jì) xx 的脈沖數(shù)。2. 2ASK 解調(diào)的波形仿真與分析2ASK 解調(diào)的波形仿真圖如圖 46 所示圖 46（a）2ASK 解調(diào)仿真圖圖 46（b）2ASK 解調(diào)仿真局部放大圖分析： 由圖 46（a）可以看出 CLK 時(shí)鐘信號仍然是輸入，START 信號為開關(guān)信號，當(dāng) START 為低電平時(shí)即使有時(shí)鐘信號和基帶信號也不會(huì)發(fā)生解調(diào)，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK 的解調(diào)，X 為高頻信號，Y 輸出為基帶信號，當(dāng) X 輸入為高電平的時(shí)候，Y 的輸出才有信號，否則為 0 可以看出當(dāng) X 輸入高電平對應(yīng)著 Y 輸出基帶信號的 1011001。 2ASK 調(diào)制與解調(diào)的波形仿真與分析1. 2ASK 信號調(diào)制的波形仿真與分析2ASK 信號調(diào)制的波形圖如圖 45 所示圖 45（a） ASK 調(diào)制 VHDL 程序仿真圖2ASK 調(diào)制仿真局部放大圖如圖 45（b）所示分析：由圖可知，輸入時(shí)鐘 CLK 信號就作為載波輸入，START 信號為開關(guān)信號，當(dāng) START為低電平時(shí)即使有時(shí)鐘信號和基帶信號也不會(huì)發(fā)生調(diào)制，只有當(dāng) START 信號為高電平電路才可以實(shí)現(xiàn) 2ASK 的調(diào)制，X 為輸入的基帶信號，屬于低頻信號，Y 為輸出的頻帶信號，是基帶信號搬移到高頻載波上的信號，屬于高頻信號。end process。139。elsif xx39。139。039。process(xx,q)beginif q=11 then m=0。end if。 else q=q+1。 then q=0。 then xx=xclk 上升沿把 x 信號賦給中間信號 xx if start=39。event and clk=39。寄存 x 信號signal m:integer range 0 to 5。architecture behav of askj issignal q:integer range 0 to 11。調(diào)制信號 y :out std_logic)。系統(tǒng)時(shí)鐘 start :in std_logic。use 。use 。FPGAclk 分頻器 qstartASK信號判決 基帶信號計(jì)數(shù)器 m圖 43 2ASK 解調(diào)方框圖注：① 當(dāng) q=11 時(shí)，對計(jì)數(shù)器 m 清零；② 當(dāng) q=10 時(shí)，根據(jù)計(jì)數(shù)器 m 的數(shù)值，進(jìn)行判決。分頻器的功能是對時(shí)鐘信號進(jìn)行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時(shí)鐘的上升沿到來時(shí)把數(shù)字 2ASK 信號存入寄存器 XX 中；計(jì)數(shù)器的功能是利用分頻器輸出的載波信號作為計(jì)數(shù)器的時(shí)鐘信號，在上升沿到來時(shí)，對寄存器中的 2ASK 信號進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值 m3 時(shí)，輸出為“ 1”，否者輸出為“0” ；判決器的功能是：以數(shù)字載波為判決時(shí)鐘，對計(jì)數(shù)器的輸出信號進(jìn)行抽樣判決，并輸出解調(diào)后的基帶信號。得到數(shù)字載波的一種方法是：從 2ASK 信號中應(yīng)用模擬濾波或者模擬鎖相環(huán)提取模擬載波。end behav。end process。 end if。039。q=0。改變 q 后面數(shù)字的大小就可以改變 elsif q=3 then f=39。139。 then q=0。event and clk=’1’ then if start=39。分頻計(jì)數(shù)器signal f:std_logic。調(diào)制信號end askt。開始調(diào)制信號 x :in std_logic。entity askt isport(clk :in std_logic。use 。（3）數(shù)字載波調(diào)制的 2ASK 信號可經(jīng)過外接濾波器轉(zhuǎn)換成模擬信號形式的信號輸出因?yàn)椴捎脭?shù)字載波調(diào)制的 2ASK 信號是數(shù)字信號，含有豐富的高頻分量，所以經(jīng)過一個(gè)帶通濾波器或者一個(gè)低通濾波器后，將減少高頻成分，輸出信號接近模擬載波調(diào)制2ASK 調(diào)制的建模方框圖如圖 41 所示FPGA圖 41 2ASK 調(diào)制建模方框圖2ASK 調(diào)制電路圖如圖 42 所示圖 42（a） 2ASK 調(diào)制電路的 VHDL 建模電路clk 分頻器start基帶信號與門 已調(diào)信號載波 f圖 42(b) 2ASK 調(diào)制的邏輯電路圖2. 2ASK 調(diào)制的 VHDL 程序library ieee。 基于 VHDL 語言實(shí)現(xiàn) 2ASK 的調(diào)制與解 2ASK 調(diào)制的實(shí)現(xiàn)1. 2ASK 調(diào)制建模方思想：（1）采用數(shù)字載波信號 數(shù)字載波信號產(chǎn)生的方法可以外部輸入，也可以通過高頻時(shí)鐘信號分頻得到。配置就是從與某個(gè)實(shí)體對應(yīng)的多個(gè)結(jié)構(gòu)體中選定一個(gè)作為具體實(shí)現(xiàn)。（4） 配置一個(gè)設(shè)計(jì)中，實(shí)體可以對應(yīng)多個(gè)結(jié)構(gòu)體，既有多種實(shí)現(xiàn)方式。用戶可以打開編譯系統(tǒng)安裝目錄下的庫文件夾內(nèi)的各個(gè)程序包文件，查看各個(gè)程序包的內(nèi)容。在程序包中，用戶可以定義一些公用的子程序、常量和自定義的數(shù)據(jù)類型。在 VHDL 設(shè)計(jì)語言中數(shù)據(jù)類型、常量及子程序在實(shí)體申明和結(jié)構(gòu)體內(nèi)定義，而這些數(shù)據(jù)類型、常量及子程序?qū)ζ渌麑?shí)體是不可見的。結(jié)構(gòu)體、程序包（Package）等數(shù)據(jù)集合；程序包主要用來存放各個(gè)設(shè)計(jì)都能共享的數(shù)據(jù)類型、子程序、常量和元件等。結(jié)構(gòu)描述方式的優(yōu)點(diǎn)是可以將已有的設(shè)計(jì)成果應(yīng)用與當(dāng)前的設(shè)計(jì)中，因而大大的提高了設(shè)計(jì)效率，對于可分解的大型設(shè)計(jì)，結(jié)構(gòu)描述方式總是首選方案，也是由上至下設(shè)計(jì)方法的具體實(shí)施。③ 結(jié)構(gòu)描述方式結(jié)構(gòu)（Structure）描述多用于多層次的設(shè)計(jì)中，通過調(diào)用庫中的元件或者已經(jīng)設(shè)計(jì)好的模塊，進(jìn)行組合，完成實(shí)體功能的描述。使用數(shù)據(jù)流的描述的設(shè)計(jì)人員，要對設(shè)計(jì)實(shí)體的功能實(shí)現(xiàn)有一定的了解，有時(shí)候還要對電路的具體結(jié)構(gòu)有清楚的認(rèn)識(shí)。② 數(shù)據(jù)流描述方式數(shù)據(jù)流（Dataflow ）描述方式也 稱為寄存器傳輸級 (RTL)描述。一般通過一組串行的 VHDL 進(jìn)程來反映設(shè)計(jì)的功能和算法。結(jié)構(gòu)體的功能和行為描述可以采用多種描述方式。一個(gè)實(shí)體必須要有至少一個(gè)結(jié)構(gòu)體與之對應(yīng)。一個(gè)由多個(gè)模塊構(gòu)成的設(shè)計(jì)實(shí)體中可能包含多個(gè)實(shí)體，其中包快一個(gè)頂層實(shí)體和處于底層的底層實(shí)體，底層實(shí)體可以作為組件（Component）例化到高層次實(shí)體中，此時(shí)頂層實(shí)體可以應(yīng)對于芯片的外部引腳定義。一個(gè)基本的 VHDL 設(shè)計(jì)實(shí)體結(jié)構(gòu)模型如圖 24 所示。3. VHDL 語言的基本程序結(jié)構(gòu)從程序機(jī)構(gòu)上來看，VHDL 語言具有很清晰的結(jié)構(gòu)組成，從開始到結(jié)束，各部分獨(dú)有特定的功能和語法結(jié)構(gòu)。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。（5） VHDL 語言程序易于共享和復(fù)用VHDL 語言采用基于庫 ( library) 的設(shè)計(jì)方法。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。（3） VHDL 語言具有很強(qiáng)的移植能力VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在： 對于同一個(gè)硬件電路的 VHDL 語言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。（2） VHDL 語言具有強(qiáng)大的硬件描述能力VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。此外，VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。 2. VHDL 語言的特點(diǎn)（1） VHDL 語言功能強(qiáng)大，設(shè)計(jì)方式多樣VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。現(xiàn)在，VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1987 年底，VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。這樣布局適配算法反復(fù)的次數(shù)更少，編譯速度更快，對設(shè)計(jì)性能的影響最小。（4） 增加了一個(gè)新的快速適配編譯選項(xiàng)，選擇中這個(gè)選項(xiàng)，將會(huì)比缺省設(shè)置要縮短 50%的編譯時(shí)間。（3）支持 MAX7000/MAX3000 等乘積項(xiàng)器件 版 Quartus II 設(shè)計(jì)軟件現(xiàn)在除了支持 Altera 的 APEX 20KE，APEX 20KC， APEX II，ARM 的 Excalibur 嵌入處理器方案，Mercury，F(xiàn)LEX10KE 和 ACEX1K 之外，還支持 MAX3000A，MAX7000 系列乘積項(xiàng)器件。Logic Lock 設(shè)計(jì)流程運(yùn)行設(shè)計(jì)者單獨(dú)地優(yōu)化和鎖定每個(gè)模塊的性能，在大型 SOPC 設(shè)計(jì)的構(gòu)建過程中也保持整個(gè)系統(tǒng)的性能。（2）Logic Lock 設(shè)計(jì)流程把性能提升 15% 設(shè)計(jì)軟件通過增強(qiáng)層次 Logic Lock 模塊級設(shè)計(jì)方式，將性能平均改善 15%。2. Quartus Ⅱ軟件的特點(diǎn)（1）編輯本段性能特點(diǎn)軟件體積縮小，運(yùn)行速度加快 安裝軟件為 550M,完全安裝為 930M,如果定制安裝，不選擇Excalibur 嵌入處理器，則安裝所需空間為 460M,比 版本減少一半以上的空間要求，卻能支持 ALTERA 全部芯片的開發(fā)。安裝好 Quartus Ⅱ后， 進(jìn)入用戶界面后，可見其默認(rèn)用戶界面如圖 22 所示：圖 31 Quartus Ⅱ 用戶界面圖用戶界面由標(biāo)題欄、工具欄、菜單欄、工程導(dǎo)航窗口、狀態(tài)顯示窗口及工程工作區(qū)等區(qū)域構(gòu)成，進(jìn)入用戶界面后，用戶可以通過調(diào)用菜單命令【Tools】→【Customize】 ， 在【Customize】對話框中根據(jù)個(gè)人習(xí)慣，自定義 Quartus Ⅱ軟件的布局、菜單。在 Quartus Ⅱ 中設(shè)計(jì)者可以根據(jù)個(gè)人的習(xí)慣和喜好，自定義開發(fā)環(huán)境的布局、菜單、命令、和圖表等。Quartus 平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。工程師使用同樣的低價(jià)位工具對 Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì) Hard Copy Stratix 器件用于批量成品。 Quartus II 設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供 FPGA 與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程。 Quartus II des