【正文】 用戶的 FPGA可編程邏輯功能和邏輯資源，同時(shí)也含有可方便調(diào)用和配置的硬件單元模塊，如 CPU、 RAM、 ROM、硬件加法器、乘法器、鎖相環(huán)等。特別是集成電路設(shè)計(jì)工藝步入超深亞微米階段，百萬(wàn)門以上的大規(guī)模可編程邏輯器件的陸續(xù)面世，以及基于計(jì)算機(jī)技術(shù)的面向用戶的低成本大規(guī)模 ASIC 設(shè)計(jì)技術(shù)的應(yīng)用，促進(jìn)了 EDA 技術(shù)的形成。 ● SOC 高效低成本設(shè)計(jì)技術(shù)的成熟。整個(gè) EDA和 IC 設(shè)計(jì)工業(yè)都朝這個(gè)方向發(fā)展，這并非是 FPGA 和 ASIC 制造競(jìng)爭(zhēng)者的產(chǎn)物，而是對(duì)于用戶來(lái)說(shuō)，意味著有了更多的選擇。 80 年代后期由美國(guó)國(guó)防部開發(fā)的 VHDL 語(yǔ)言（ VHSIC Hardware Description Language）恰好滿足了上述這樣的要求，并在 1987 年 12 月由 IEEE標(biāo)準(zhǔn)化。 VHDL 語(yǔ)言能進(jìn)行系統(tǒng)級(jí)的硬件描述，這是它的一個(gè)突出特點(diǎn)。另外， VHDL 語(yǔ) 言的語(yǔ)法比較嚴(yán)格，給閱讀和使用都帶來(lái)了極大的方便。 信號(hào)是電子電路內(nèi)部硬件連接的抽象、信號(hào)通常在構(gòu)造體、包集合和實(shí)體中說(shuō)明。這 3 種描述方式從不同的角度對(duì)硬件系統(tǒng)進(jìn)行行為和功能的描述。 VHDL 語(yǔ)言設(shè)計(jì)基本邏輯電路 組合邏輯電路有簡(jiǎn)單門級(jí)電路、選擇器、譯碼器、三態(tài)門等， 本設(shè)計(jì)的時(shí)序電路主要介紹觸發(fā)器，寄存器和計(jì)數(shù)器。其設(shè)計(jì)速度非常快，對(duì)于一般幾千門的電路設(shè)計(jì)，使用 MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。在實(shí)際設(shè)計(jì)過(guò)程中，完全可 以用文本文件來(lái)完成整個(gè)設(shè)計(jì)過(guò)程。 器件的功能驗(yàn)證：將編程后的器件加入實(shí)際激勵(lì)，進(jìn)行測(cè)試，以檢查是否完成預(yù)計(jì)的功能。 18 圖 管理窗口 2. 生成一個(gè)新的文本文件 （ 1） 在 File 菜單中選擇 New， 如圖 圖 （ 2） 選擇 Text Editor File 然后按下 OK 按鈕就會(huì)出現(xiàn)一個(gè)無(wú)標(biāo)題的文本編輯器窗口，如圖 。 它 和File—— project—— set project to current file 菜單功能相反，二者在使用的過(guò)程中，可以快速進(jìn)行項(xiàng)目的切換。隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)自承擔(dān)。 PLD 的基本結(jié)構(gòu) 結(jié)構(gòu)都是由輸入電路、與陣列、輸出電路組成。 PLD 教學(xué)實(shí)驗(yàn)箱簡(jiǎn)介 PLD 教學(xué)實(shí)驗(yàn)箱是本次畢業(yè)設(shè)計(jì)用到的主要硬件，它的掌握和靈活運(yùn)用直接關(guān)系大設(shè)計(jì)電路的成功與否。 1. 工作電源與指示燈 2. 并行下載電纜與 下載指示 3. 直流電源和連續(xù)脈沖源 （ 1） 可以從布線區(qū)插座 POWER 中引出用于擴(kuò)展，其中 POWER 插座的 12引腳為 5 伏， 34 引腳為地（插座排序?yàn)樯掀鸬谝荒_） （ 2） 主鐘源 本實(shí)驗(yàn)箱含有 20MHz 的石英晶振蕩器，該振動(dòng)器的輸出作為系統(tǒng)的主鐘源，直接驅(qū)動(dòng) EPM7128SLC8415 的全局時(shí)鐘腳 GCLK1（第 83腳）和 EPF10K10 的全局時(shí)鐘腳 GLOBL CLK（第 43 腳） 4. LED 點(diǎn)陣顯示模塊 實(shí)驗(yàn)箱提供了一個(gè) 8*8LED 點(diǎn)陣顯示模塊。其中，撥碼開關(guān) SW2 和布線區(qū)插座 P3 的引腳互聯(lián)關(guān)系如表 ： 表 引腳對(duì)應(yīng)關(guān)系 撥碼開關(guān) SW2 碼位 SW21 SW22 SW23 ┄ SW27 SW28 布線區(qū)插座 P3的引腳 1 2 3 ┄ 7 8 26 本章小結(jié) 本章就本次畢業(yè)設(shè)計(jì)所用到的相關(guān)知識(shí)和器材作了簡(jiǎn)要的介紹。如果系統(tǒng)較大，硬件比較復(fù)雜，那么這種電原理可能要有幾千、幾萬(wàn)張，如此多的原 理圖進(jìn)行歸檔、閱讀、修改和使用都帶來(lái)了極大的不方便。為了得到硬件的具體體現(xiàn)必須將抽象程度提高的行為描述方式的 VHDL語(yǔ)言程序改寫為 RTL 方式描述的 VHDL 語(yǔ)言程序，自阿詠反正工具進(jìn)行方針，如果通過(guò)，則可進(jìn)入下一步的工作。 本系統(tǒng)的實(shí)現(xiàn)方法 設(shè)計(jì)方案應(yīng)該有理論的支持，對(duì)于本系統(tǒng)，可以從系統(tǒng)的功能上進(jìn)行劃分，如圖 。 漢字信息的取得及其存儲(chǔ)器的實(shí)現(xiàn) 為了使?jié)h字信息能在 LED8*8 點(diǎn)陣上顯示出來(lái)，首先必須對(duì)漢字抽取像素信息，方法是先將待顯示漢字表示成漢字點(diǎn)圖形式，然后根據(jù)不同的滾動(dòng)方向分別按列或行依次抽取像素信息，每列或行均具有 8 位字長(zhǎng)，為了能清楚地實(shí)現(xiàn)漢字滾動(dòng)顯示，字與字之間，待顯示字之前后均用了空字節(jié)補(bǔ)充，最后將所有像素序列存放于 ROM 中。 因?yàn)?sw 線， data 線均 為 8 位字長(zhǎng)，而 m 為 3 位字長(zhǎng)，所以首先應(yīng)將 m 32 轉(zhuǎn)換為 8 位字長(zhǎng)表示形式，也就是要實(shí)現(xiàn) 3/8 譯碼功能。一個(gè)小的系統(tǒng)的設(shè)計(jì)應(yīng)該能夠達(dá)到預(yù)定的設(shè)計(jì)要求，采用一個(gè)一個(gè)的模塊進(jìn)行仿真再將它們級(jí)連進(jìn)行頂層仿真就顯得有點(diǎn)浪費(fèi)時(shí)間。 定位指針控制單元設(shè)計(jì)時(shí)，編譯時(shí)提示的錯(cuò)誤是無(wú)法調(diào)用加法子程序，經(jīng) 過(guò) 仔 細(xì) 閱 讀 VHDL 的 書 籍 發(fā) 現(xiàn) 在 編 程 果 實(shí) 沒(méi) 有 調(diào) 用 包 集 合， 經(jīng)過(guò)修改后順利通過(guò)了編譯。此時(shí)在編譯對(duì)話框已經(jīng)打開的情況下，點(diǎn)擊主菜單中的 Interface 選項(xiàng)，拉出子菜單，點(diǎn)擊 VHDL Netlist Writer Settings 就可點(diǎn)擊 VHDL Version框中的 VHDL1987 或 VHDL1993 來(lái)選擇相應(yīng)的版本編輯器。包括介紹了模塊的仿真，編譯方法，以及下載時(shí)的注意事項(xiàng)。試驗(yàn)證明，我的漢字上下左右滾動(dòng)顯示是符合設(shè)計(jì)要求 的。 與此同時(shí)，在實(shí)際過(guò)程中查閱了大量相關(guān)書籍，積累了大量知識(shí)，這位將來(lái)的學(xué)習(xí)和工作奠定了堅(jiān)實(shí)的基礎(chǔ)。 本系統(tǒng)的輸入為系統(tǒng)主鐘源，但在起初的輸入顯示時(shí) ，無(wú)法看清現(xiàn)實(shí)的漢字，我反復(fù)查看程序，并沒(méi)有發(fā)現(xiàn)任何差錯(cuò)，隨后經(jīng)指導(dǎo)老師的講解，同學(xué)的幫助，了解到由 FPGA 芯片 控制的 LED 點(diǎn)陣顯示模塊的行數(shù)據(jù)口 D07與六位數(shù)字顯示器共用數(shù)據(jù)線，如果兩者同時(shí)顯示， LED 便無(wú)法正常顯示，所以必須將后者關(guān)閉，因此我把六位數(shù)字顯示器屏蔽，再次進(jìn)行下載，成功實(shí)現(xiàn)了漢字滾動(dòng)顯示。 4． 由于編譯、綜合要生成是適于可編程器件的文件，所以在編譯以前應(yīng)選擇最終要下載的芯片：點(diǎn)擊 Assign 選項(xiàng)，點(diǎn)擊 Assign 選項(xiàng)，再點(diǎn)擊子菜單中的 Device 對(duì)話框，尋找設(shè)用的芯片，此次設(shè)計(jì)選用的是 FLEX10K 系列的EPF10K10LC84_4。 變異的過(guò)程成沒(méi)有理論上的指導(dǎo)，只要書寫沒(méi)有錯(cuò)誤一般都可以通過(guò)， 34 這是一個(gè)設(shè)計(jì)所要達(dá)到的最基本的要求。一般來(lái)說(shuō)，首先要進(jìn)行單級(jí)仿真，單級(jí)達(dá)到設(shè)計(jì)要求在進(jìn)行 連級(jí)仿真，連級(jí)仿真達(dá)到設(shè)計(jì)標(biāo)準(zhǔn)后進(jìn)行下載演示，通過(guò)則設(shè)計(jì)完成。 漢字上下左右滾動(dòng)的控制實(shí)現(xiàn) 此次設(shè)計(jì)我所顯示的漢字信息為“個(gè)十百千萬(wàn)億兆”七個(gè)字，下面以“個(gè)”字為例說(shuō)明如何根據(jù)漢字的上下左右不同方向滾動(dòng)來(lái)抽取漢字像素信息。 以上的設(shè)計(jì)就可以實(shí)現(xiàn)漢字的左右上下的滾動(dòng)顯示。此外，這種方法免除了設(shè)計(jì)者在設(shè)計(jì)出奇編寫邏輯表達(dá)式或真值表之苦，也就是降低了硬件電路設(shè)計(jì)難度。 第二層次是 RTL 方式掃描。這樣一來(lái)，系統(tǒng)設(shè)計(jì)時(shí)存在的問(wèn)題只有在后期才能較容易被發(fā)現(xiàn)，這樣，一旦考慮不周，那么就有可能從新設(shè)計(jì)系統(tǒng)，使得設(shè)計(jì)周期也大大增加。 7． 撥碼開關(guān) 實(shí)驗(yàn)箱具有兩個(gè)帶上拉電阻的 8 位撥碼開關(guān) SW1 和 SW2，撥到上方為低電平，撥到下方為高電平。 實(shí)驗(yàn)箱的硬件是由 EPM7128SLC8415 和 EPF10K10LC844 兩片可編程器件、一個(gè)穩(wěn)壓電源、一個(gè)多頻率信號(hào)發(fā)生器、用于輸入控制的 16 個(gè)撥碼開關(guān)、兩個(gè)按鍵開關(guān)、一個(gè)系統(tǒng)復(fù)位鍵、一個(gè)單步脈沖鍵、用于輸出的 6 個(gè)數(shù) 24 碼管、 12 個(gè)發(fā)光二極管、一個(gè) 8*8LED 點(diǎn)陣顯示模塊和一個(gè)喇叭。 近年來(lái)推出的各類性能更為優(yōu)越的 HDPLD 按結(jié)構(gòu)在上面介紹的基本結(jié)構(gòu)上有了較大的發(fā)展。幾乎所有的應(yīng)用門陣列、 PLD 和中小規(guī)模通用集成電路的場(chǎng)合均可采用 FPGA 和 CPLD器件。 對(duì)于 JTAG 鏈的設(shè)置，應(yīng)按照硬件設(shè)備上的器件順序： MAX70000 系列中 EPM7128SLC8415 位第一個(gè)器件，而 FLEX10K 系列中的EPF10K10LC844 位第二個(gè)器件。 表 快捷鍵定義表 編號(hào) 意 義 功 能 1 New 新建一個(gè)文件 2 Open 打開一個(gè)文件 3 Save 存儲(chǔ)文件 20 4 Print 打印文件 5 Cut 剪切 6 Copy 復(fù)制 7 Paste 粘貼 8 Undo 撤銷 9 Help 幫助 10 Hierarchy display 層次顯示 11 Floorplan editor 管腳分配 12 Compiler 編譯 13 Simulator 仿真 14 Timing analyzer 時(shí)序分析 15 Programmer 下載 16 Project name 項(xiàng)目名稱 17 Save as 另存為 18 Set file to current project 打開項(xiàng)目下的文件 19 Save and check 存儲(chǔ)并檢查 20 Save and piler 存儲(chǔ)并編譯 21 Save and simulator 存儲(chǔ)并仿真 其中快捷鍵 10 和 14 不常用到，其它都時(shí)常用的操作，各個(gè)操作在菜單下面都可以找到，但是比較費(fèi)時(shí)費(fèi)力，熟練掌握工具包的使用對(duì)快速高 效 設(shè) 計(jì) 非 常 有 用 。 學(xué)生版 —— 加以更多的限制，只能使用兩種芯片。 17 設(shè)計(jì)項(xiàng)目的模擬仿真：通 過(guò)時(shí)序模擬一個(gè)項(xiàng)目的邏輯功能是否達(dá)到實(shí)際要求，模擬允許把項(xiàng)目在編輯到器件之前進(jìn)行全面檢查，已確定它在各種可能的條件下有正確的響應(yīng)。 MAX+PLUSII 的特點(diǎn) MAX+PLUSII 具有原理圖輸入、文本輸入、波形輸入等多種輸入方式（ Text Editor File）支持 Altera 公司的 AHDL 語(yǔ)言，同時(shí)兼容 VHDL 和 Verilog HDL；圖形輸入方式（ Graphic Editor File）不僅可以使用 MAX+PLUSII 中豐富的圖形編輯庫(kù)，而且可以使用幾乎全部的標(biāo)準(zhǔn) EDA 設(shè)計(jì)工具，如可識(shí)別 EDIF網(wǎng)表文件、 VHDL 網(wǎng)表文件、 ORCAD 原理圖以及 Xilinx 網(wǎng)表文件等。 ROM（只讀存儲(chǔ)器） 15 RAM（隨機(jī)存儲(chǔ)器） FIFO（先進(jìn)先出堆棧） MAX+PLUSⅡ 概述 MAX+PLUSII 是 Atltera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，使用MAX+PLUSII 的設(shè)計(jì)者不需要精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。該語(yǔ)句將現(xiàn)成元件的端口信號(hào)映射成高層次設(shè)計(jì)電路中的信號(hào) 。 在 VHDL 語(yǔ)言中能進(jìn)行并發(fā)處理的語(yǔ)句有： 13 進(jìn)程（ PROCESS）語(yǔ)句； 并發(fā)信號(hào)帶入（ Concurrent Signal Assignment）語(yǔ)句； 并 發(fā)過(guò)程調(diào)用（ Concurrent Procedure Call）語(yǔ)句； 快（ BLOCK）語(yǔ)句。 常數(shù)是一個(gè)固定值，所謂常數(shù)說(shuō)明是對(duì)某一常數(shù)名賦予一個(gè)固定值。 此外， VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范、易于共享和復(fù)用。 其次， VHDL 語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路。但是，它們大多各自針對(duì)特定設(shè)計(jì)領(lǐng)域，沒(méi)有統(tǒng)一的標(biāo)準(zhǔn)，從而使一般用戶難以使用?，F(xiàn)在，傳統(tǒng) ASIC 和 FPGA 之間的界限正變得模糊。 ● 更大規(guī)模的 FPGA 和 CPLD 器件的不斷推出。而在 80 年代末，出現(xiàn)了 FPGA， CAE 和 CAD 技術(shù)的應(yīng)用更為廣泛，它們?cè)赑CB 設(shè)計(jì)方面的原理圖輸入、自動(dòng)布局布線及 PCB 分析，以及邏輯設(shè)計(jì)、邏輯仿真、布爾方程綜合和化簡(jiǎn)等方面擔(dān)任了重要的角色，特別是各種硬件描述語(yǔ)言的出現(xiàn)、應(yīng)用和標(biāo) 準(zhǔn)化方面的重大進(jìn)步，為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測(cè)試奠定了基礎(chǔ)。全定制芯片中，在針對(duì)特定工藝建立的設(shè)計(jì)規(guī)則下，設(shè)計(jì)者對(duì)于電路的設(shè)計(jì)有完全的控制權(quán) ，如線的間隔和晶體管大小的確定。目前大部分 ASIC 是使用庫(kù)中的大小不同的標(biāo)準(zhǔn)單元設(shè)計(jì)的，這類芯片一般稱作基于單元的集成電路（ Cellbassed Integrated Circuit， CBIC）。 門陣列 ASIC。依次 EDA 技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與 實(shí)現(xiàn)提供了可能性，它融合多學(xué)科于一體，打破了軟件與硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA(Electronic Design Automation)技術(shù)。 3 本論文研究?jī)?nèi)容 基于 EDA 技術(shù)的廣闊前景，本文從 EDA 技術(shù)的基本知識(shí)入手，逐一介紹了與其相關(guān)的 MAX+PLUSII 軟件的合理靈活快速使用方 法， VHDL 語(yǔ)言的應(yīng)用以及相關(guān)知識(shí)。 課題意義 眾所周知，一方面，電子系統(tǒng)的集成化 ，不僅可以使系統(tǒng)的體積小、重量輕且功耗低，更重要的是可以使系統(tǒng)的可靠性大大提高，因此自集成電路問(wèn)世以來(lái)，電子系統(tǒng)日趨數(shù)字化、復(fù)雜化和大規(guī)?；?。當(dāng)前， EDA 技術(shù)正受到高度的重視和廣泛的應(yīng)用，并在深度和廣度上不斷發(fā)展。 關(guān)鍵詞