【正文】 7000/MAX3000 等乘積項器件 版 Quartus II 設計軟件現在除了支持 Altera 的 APEX 20KE， APEX 20KC， APEX II， ARM 的 Excalibur 嵌入處理器方案， Mercury， FLEX10KE 和 ACEX1K 之外，還支持MAX3000A， MAX7000 系列乘積項器件。安裝好 Quartus Ⅱ 后， 數字頻帶系統(tǒng)的 建模與 設計 第 18 頁，共 54 頁 進入用戶界面后，可見其默認用戶界面如圖 22 所示： 圖 31 Quartus Ⅱ 用戶界面由標題欄、工具欄、菜單欄、工程導航窗口、狀態(tài)顯示窗口及工程工作區(qū)等區(qū)域構成，進入用戶界面后，用戶可以通過調用菜單命令【 Tools】 →【 Customize】 ， 在【 Customize】 對話框中根據個人習慣，自定義 Quartus Ⅱ軟件的布局、菜單。工程師使用同樣 的低價位工具對 Stratix FPGA 進行功能驗證和原型設計，又可以設計 Hard Copy Stratix 器件用于批量成品。這是單事件反轉成本效益最好的 FPGA 解決方案。 Cyclone 器件支持諸如 PCI 等串行、總線和網絡接口，可訪問外部存儲器和多種通信協(xié)議，如以太網協(xié)議 。 Cyclone 器件中 M4K 存儲塊提供 288Kbit 存儲容量，能夠被配置來支持多種才做模式，包括 RAM、 ROM、 FIFO 及單口和雙口模式。 （ 2）性能特性 Cyclone 器件的性能足以和業(yè)界最快的 FPGA 進行競爭。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現一些特色系統(tǒng)也是一種發(fā)展方向。 2 基本特點 ： （ 1）采用 FPGA 設計 ASIC 電路 (特定用途集成電路 )，用戶不需要投片生產，就能得到合用的芯片。 系統(tǒng)設計師 可以根據需要通過可編輯的連接把 FPGA 內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。前者的原理框圖如圖 312 所示 輸出 cos t 定時脈沖 圖 312用相干解調法實現 2DPSK解調原理框圖 對 2DPSK 進行相干解調，恢復出相對碼，再經碼變化器變化為絕對碼，從而恢復出發(fā)送的二進制數字信息。已經指出， 2CPSK 相干解調時，會存在著 的相位模糊，即恢復的本地載波與相干載波可能調相，也可能反相，這種相位關系的不確定性將會造成解調出的數字基帶信號與發(fā)送的數字基帶信號正好相反，即“ 1”變?yōu)椤?0”，“ 0”變?yōu)椤?1”，判決輸出的數字信號全部出錯，稱為倒 現象或反相工作。這里的抽樣判決是直接比較兩路信號值的大小，判決規(guī)則與調制規(guī)則要相呼應，調制時若規(guī)定“ 1”符號對應載波頻率 則接收時上之路的抽樣值較大，應判為“ 1”；反之判為“ 0”。故其表達式為 Acos( t+ ) 發(fā)送“ 1”時 ( t ) = （ 28） Acos( + ) 發(fā)送“ 0”時 可以看出一個 2FSK 信號可以看成兩個不同載頻的 2ASK 信號的疊加，所以 2FSK 信號的表達式又可以寫成 ( t ) = g(t n ) cos( t+ )+ g(t n cos( t+ ) （ 29） 在式中： g(t)為單個矩形脈沖，脈寬為 1 概率為 P = （ 210） 0 概率為 1— P 是 的反碼，若 =1 則 =0；若 =0 則 =1，于是 1 概率為 1P = （ 211） 0 概率為 P 和 分別是第 n 個信號碼元（ 1 或 0）的初始相位。所謂非相干解調，即不需提取載波信息（或不需恢復出相干載波）的一種解調方法。計算機在發(fā)送數據時，先由 Modem把數字信號轉換為相應的模擬信號，這個過程稱為 “調制 ”，也成 D/A 轉換。 在 頻域 中 調制就是將基帶信號的頻譜搬移到 信道 通帶中或者其中的某個頻段上的過程，而解調是將信道中來的頻帶信號恢復為基帶信號的反過程 . 調制的目的是把要傳輸的 模擬信號 或數字信號變換成適合 信道 傳輸的信號，這就意味著把基帶信號（信源）轉變?yōu)橐粋€相對基帶頻率而言頻率非常高的代通信號。 EDA 技術基于計算機為工作平臺把數字通信技術、微電子技術和電子設計自動技術結合了起來，融合應用電子技術、計算機技術、智能化技術等最新研究成果研制而成的電子 CAD 通用軟件包。 modulation and demodulation。 關鍵字： 2ASK、 2FSK、 2PSK、 DPSK、仿真、調制與解調、 VHDL 語言 數字頻帶系統(tǒng)的 建模與 設計 II The Modeling and Design of digital band system Introduction： Digital signal’s mode of transmission can be divided into baseband transmission and band transmission. In digital band transmission system, digital signal modulates clipped wave of high frequency and turns to band signal, and returns to digital signal after recipient’s demodulation through channel transmission. Through the design of VHDL language to modulate and demodulate 2ASK、 2FSK、 2PSK and DPSK, and through the adoption of Quartus Ⅱ to fulfill pilation and simulation, the system debugs itself on single chip, thus reaching the goal of 2ASK、 2FSK、 2PSK、 DPSK in hardware and achieving the modeling and design of digital band system. By the modeling and design of digital band system, I have a basic understanding of the principle in 2ASK、 2FSK、 2PSK and DPSK’s modulation and demodulation. 2ASKcarrier wave signal varies with the amplitude of baseband signal。數字調制就是將基帶信號搬移到高頻載波上，從而降低基帶信號的低頻分量，使信號與信道特性相匹配，實現信號在在信道中的傳輸。 二進制振幅鍵控（ 2ASK）是 載波信號隨著基帶信號的振幅變 化；二進制頻移鍵控（ 2FSK）是 載波信號隨著基帶信號的頻率變化；二進制相移鍵控（ 2PSK）是載波隨著基帶信號的相位變化，由于 2PSK 體制中相位的不確定性，差分相移鍵控（ 2DPSK）是 載波隨著基帶信號的相對相移變化。 本設計通過 VHDL 語言進行數字頻帶傳輸系統(tǒng)的建模 、程序設計與仿真 、完成數字頻帶傳輸系統(tǒng)電路設計、完成數字頻帶傳輸系統(tǒng)的程序設計、完成數字頻帶傳輸系統(tǒng)的仿真、繪制數字頻帶傳輸系統(tǒng)的系統(tǒng)設計圖、波形仿真圖。 simulation。這種將設計實體分成 內外部分的概念是 VHDL 系統(tǒng)設計 的基本點。 在 時域 中 調制就是用基帶信號去控制載波信號的某個或幾個參量的變化，將信息荷載在其上形成已調信號傳輸，而解調是調制的反過程，通過具體的方法從已調信號的參量變化中將恢復原始的基帶信號。這個數模轉換器就是我們這里要討論的 Modem。因此相干解調需要接收機和載波同步；而非相干解調不使用乘法器，不需要接收機和載波同步 （ 2） 非相干解調 在通信系統(tǒng)中，接收端想要從被調制的高頻信號中恢復出原來的數字基帶信號，就需要對接收信號進行解調。在 2FSK 中，載波的頻率隨二進制基帶信號在 f1 和 f2 兩個頻率點間變 化。其解調的原理是將 2FSK信號分為上下兩路 2ASK 信號分別進行解調，然后進行判決。由于它利用未調載波相位的絕對值表示數字信息，所以稱為絕對相移。 對于 2DPSK 的調制，先對二進制基帶信號進行差分編碼，即把數字信號序列的絕對碼變?yōu)橄鄬Υa，然后再根據相對碼進行絕對調相，從而產生二進制差分相移鍵控信號，2DPSK 調制的原理框圖如圖 311 所示 0 開關 (t) S(t) 圖 311用鍵控法實現 2DPSK調制原理框圖 2. DPSK 解調的原理 2DPSK 也有兩種解調方法：一種是相干解調（極性比較法）加碼變換法；還有一種是差分相干解調法（相位比較法）。在大多數的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。 FPGA 采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個概念，內部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。 （ 2） 系統(tǒng)級應用 系統(tǒng)級的應用是 FPGA 與傳統(tǒng)的計算機技術結合，實現一種 FPGA 版的計算機系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實現內嵌 POWER PC CPU, 然后再配合各種外圍功能，實現一個基本環(huán)境，在這個平臺上跑 LINUX 等系統(tǒng)這個系統(tǒng)也就支持各種標準外設和功能接口（如圖象接口）了這對于快速構成 FPGA 大型系統(tǒng)來講是很有幫助的?，F在通信、計算機外設、工業(yè)和汽車等低成本大批量應用市場都應用 Cyclone 系列 FPGA。 ③ 嵌入式存儲器 。 ⑥ 接口和協(xié)議。在 Quartus II 開發(fā)軟件中簡單的運行單擊就可以直接進行設置，啟動器件的內置循環(huán)冗余碼校驗器。 Altera Quartus II 作為一種可編程邏輯的設計環(huán)境 , 由于其強大的設計能力和直觀易用的接口，越來越受到數字系統(tǒng)設計者的歡迎 ,它是業(yè)界唯一提供 FPGA 和固定功能Hard Copy 器件統(tǒng)一設計流程的設計工具。初次打開 Quartus Ⅱ 軟件時可以在 Quartus Ⅱ用戶界面和MAX+PLUS Ⅱ用戶界面間進行選擇，滿足不同類型用戶的選擇。 版 Quartus II 設計軟件把新的 Logic Lock 設計流程算法集成到未來的 Altera 器 件中，該算法充分利用了模塊級設計的優(yōu)勢。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87 版）之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。 VHDL 語言設計方法靈活多樣，既支持自頂向下的設計方式，也支持自底向上的設計方法； 既支持 模塊 化設計 方法，也支持層次化設計方法。當硬件電路的設計描述完成以后， VHDL 語言允許采用多種不同的器件結構來實現。 而對于一個邏輯部件的設計，并不要所有的語法結構才能完成，有些部件的語法結構是可以省略的，但是一個有意義的設計實體至少要包含庫（程序包）、實體和結構體三部分： VHDL 程序具體框架： （ 1） 實體 實體 （ Entity）是設計中最基本的模 塊，用于描述設計實體的外部接口性，即該設計實體對外的輸入輸出端口的數量和端口特性。其優(yōu)點是只需要描述輸入和輸出的行為，而不關注具體電路的實現。 （ 3） 庫和程序包 庫（ Library） 是用來存放以編譯過的實體。用戶也可以自定義程序包。 use 。 architecture behav of askt is signal q:integer range 0 to 3。q=q+1。 end if。 2ASK 解調的框圖如圖 43 所示，采用外部時鐘輸入，控制分頻器，得到數字載波，并假設時鐘信號與發(fā)端時鐘同步且 2ASK 為數字信號。同步信號 x :in std_logic。139。 end process。event and xx39。由圖 46（ b） 解調的放大圖可以看出，輸出的基帶信號 Y滯后輸入的調制信號 10 個時鐘周期， 在 q=11 時， m 清零，在 q=10 時，根據 m的大小，進行對輸出基帶信號 Y 的電平的判決。 end behav。if 語句通過對 m 大小來判決 y else y=39。if語句完成 q 的循環(huán)計數 elsif q=11 then q=0。分頻計數器