【正文】 7000/MAX3000 等乘積項(xiàng)器件 版 Quartus II 設(shè)計(jì)軟件現(xiàn)在除了支持 Altera 的 APEX 20KE， APEX 20KC， APEX II， ARM 的 Excalibur 嵌入處理器方案， Mercury， FLEX10KE 和 ACEX1K 之外，還支持MAX3000A， MAX7000 系列乘積項(xiàng)器件。安裝好 Quartus Ⅱ 后， 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 18 頁，共 54 頁 進(jìn)入用戶界面后，可見其默認(rèn)用戶界面如圖 22 所示： 圖 31 Quartus Ⅱ 用戶界面由標(biāo)題欄、工具欄、菜單欄、工程導(dǎo)航窗口、狀態(tài)顯示窗口及工程工作區(qū)等區(qū)域構(gòu)成，進(jìn)入用戶界面后，用戶可以通過調(diào)用菜單命令【 Tools】 →【 Customize】 ， 在【 Customize】 對(duì)話框中根據(jù)個(gè)人習(xí)慣，自定義 Quartus Ⅱ軟件的布局、菜單。工程師使用同樣 的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì) Hard Copy Stratix 器件用于批量成品。這是單事件反轉(zhuǎn)成本效益最好的 FPGA 解決方案。 Cyclone 器件支持諸如 PCI 等串行、總線和網(wǎng)絡(luò)接口，可訪問外部存儲(chǔ)器和多種通信協(xié)議，如以太網(wǎng)協(xié)議 。 Cyclone 器件中 M4K 存儲(chǔ)塊提供 288Kbit 存儲(chǔ)容量，能夠被配置來支持多種才做模式，包括 RAM、 ROM、 FIFO 及單口和雙口模式。 （ 2）性能特性 Cyclone 器件的性能足以和業(yè)界最快的 FPGA 進(jìn)行競(jìng)爭(zhēng)。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢(shì)不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢(shì)，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。 2 基本特點(diǎn) ： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路 (特定用途集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 系統(tǒng)設(shè)計(jì)師 可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。前者的原理框圖如圖 312 所示 輸出 cos t 定時(shí)脈沖 圖 312用相干解調(diào)法實(shí)現(xiàn) 2DPSK解調(diào)原理框圖 對(duì) 2DPSK 進(jìn)行相干解調(diào)，恢復(fù)出相對(duì)碼，再經(jīng)碼變化器變化為絕對(duì)碼，從而恢復(fù)出發(fā)送的二進(jìn)制數(shù)字信息。已經(jīng)指出， 2CPSK 相干解調(diào)時(shí)，會(huì)存在著 的相位模糊，即恢復(fù)的本地載波與相干載波可能調(diào)相，也可能反相，這種相位關(guān)系的不確定性將會(huì)造成解調(diào)出的數(shù)字基帶信號(hào)與發(fā)送的數(shù)字基帶信號(hào)正好相反，即“ 1”變?yōu)椤?0”，“ 0”變?yōu)椤?1”，判決輸出的數(shù)字信號(hào)全部出錯(cuò)，稱為倒 現(xiàn)象或反相工作。這里的抽樣判決是直接比較兩路信號(hào)值的大小，判決規(guī)則與調(diào)制規(guī)則要相呼應(yīng)，調(diào)制時(shí)若規(guī)定“ 1”符號(hào)對(duì)應(yīng)載波頻率 則接收時(shí)上之路的抽樣值較大，應(yīng)判為“ 1”；反之判為“ 0”。故其表達(dá)式為 Acos( t+ ) 發(fā)送“ 1”時(shí) ( t ) = （ 28） Acos( + ) 發(fā)送“ 0”時(shí) 可以看出一個(gè) 2FSK 信號(hào)可以看成兩個(gè)不同載頻的 2ASK 信號(hào)的疊加，所以 2FSK 信號(hào)的表達(dá)式又可以寫成 ( t ) = g(t n ) cos( t+ )+ g(t n cos( t+ ) （ 29） 在式中： g(t)為單個(gè)矩形脈沖，脈寬為 1 概率為 P = （ 210） 0 概率為 1— P 是 的反碼，若 =1 則 =0；若 =0 則 =1，于是 1 概率為 1P = （ 211） 0 概率為 P 和 分別是第 n 個(gè)信號(hào)碼元（ 1 或 0）的初始相位。所謂非相干解調(diào)，即不需提取載波信息（或不需恢復(fù)出相干載波）的一種解調(diào)方法。計(jì)算機(jī)在發(fā)送數(shù)據(jù)時(shí)，先由 Modem把數(shù)字信號(hào)轉(zhuǎn)換為相應(yīng)的模擬信號(hào)，這個(gè)過程稱為 “調(diào)制 ”，也成 D/A 轉(zhuǎn)換。 在 頻域 中 調(diào)制就是將基帶信號(hào)的頻譜搬移到 信道 通帶中或者其中的某個(gè)頻段上的過程，而解調(diào)是將信道中來的頻帶信號(hào)恢復(fù)為基帶信號(hào)的反過程 . 調(diào)制的目的是把要傳輸?shù)?模擬信號(hào) 或數(shù)字信號(hào)變換成適合 信道 傳輸?shù)男盘?hào)，這就意味著把基帶信號(hào)（信源）轉(zhuǎn)變?yōu)橐粋€(gè)相對(duì)基帶頻率而言頻率非常高的代通信號(hào)。 EDA 技術(shù)基于計(jì)算機(jī)為工作平臺(tái)把數(shù)字通信技術(shù)、微電子技術(shù)和電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合了起來，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)等最新研究成果研制而成的電子 CAD 通用軟件包。 modulation and demodulation。 關(guān)鍵字： 2ASK、 2FSK、 2PSK、 DPSK、仿真、調(diào)制與解調(diào)、 VHDL 語言 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) II The Modeling and Design of digital band system Introduction： Digital signal’s mode of transmission can be divided into baseband transmission and band transmission. In digital band transmission system, digital signal modulates clipped wave of high frequency and turns to band signal, and returns to digital signal after recipient’s demodulation through channel transmission. Through the design of VHDL language to modulate and demodulate 2ASK、 2FSK、 2PSK and DPSK, and through the adoption of Quartus Ⅱ to fulfill pilation and simulation, the system debugs itself on single chip, thus reaching the goal of 2ASK、 2FSK、 2PSK、 DPSK in hardware and achieving the modeling and design of digital band system. By the modeling and design of digital band system, I have a basic understanding of the principle in 2ASK、 2FSK、 2PSK and DPSK’s modulation and demodulation. 2ASKcarrier wave signal varies with the amplitude of baseband signal。數(shù)字調(diào)制就是將基帶信號(hào)搬移到高頻載波上，從而降低基帶信號(hào)的低頻分量，使信號(hào)與信道特性相匹配，實(shí)現(xiàn)信號(hào)在在信道中的傳輸。 二進(jìn)制振幅鍵控（ 2ASK）是 載波信號(hào)隨著基帶信號(hào)的振幅變 化；二進(jìn)制頻移鍵控（ 2FSK）是 載波信號(hào)隨著基帶信號(hào)的頻率變化；二進(jìn)制相移鍵控（ 2PSK）是載波隨著基帶信號(hào)的相位變化，由于 2PSK 體制中相位的不確定性，差分相移鍵控（ 2DPSK）是 載波隨著基帶信號(hào)的相對(duì)相移變化。 本設(shè)計(jì)通過 VHDL 語言進(jìn)行數(shù)字頻帶傳輸系統(tǒng)的建模 、程序設(shè)計(jì)與仿真 、完成數(shù)字頻帶傳輸系統(tǒng)電路設(shè)計(jì)、完成數(shù)字頻帶傳輸系統(tǒng)的程序設(shè)計(jì)、完成數(shù)字頻帶傳輸系統(tǒng)的仿真、繪制數(shù)字頻帶傳輸系統(tǒng)的系統(tǒng)設(shè)計(jì)圖、波形仿真圖。 simulation。這種將設(shè)計(jì)實(shí)體分成 內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì) 的基本點(diǎn)。 在 時(shí)域 中 調(diào)制就是用基帶信號(hào)去控制載波信號(hào)的某個(gè)或幾個(gè)參量的變化，將信息荷載在其上形成已調(diào)信號(hào)傳輸，而解調(diào)是調(diào)制的反過程，通過具體的方法從已調(diào)信號(hào)的參量變化中將恢復(fù)原始的基帶信號(hào)。這個(gè)數(shù)模轉(zhuǎn)換器就是我們這里要討論的 Modem。因此相干解調(diào)需要接收機(jī)和載波同步；而非相干解調(diào)不使用乘法器，不需要接收機(jī)和載波同步 （ 2） 非相干解調(diào) 在通信系統(tǒng)中，接收端想要從被調(diào)制的高頻信號(hào)中恢復(fù)出原來的數(shù)字基帶信號(hào)，就需要對(duì)接收信號(hào)進(jìn)行解調(diào)。在 2FSK 中，載波的頻率隨二進(jìn)制基帶信號(hào)在 f1 和 f2 兩個(gè)頻率點(diǎn)間變 化。其解調(diào)的原理是將 2FSK信號(hào)分為上下兩路 2ASK 信號(hào)分別進(jìn)行解調(diào)，然后進(jìn)行判決。由于它利用未調(diào)載波相位的絕對(duì)值表示數(shù)字信息，所以稱為絕對(duì)相移。 對(duì)于 2DPSK 的調(diào)制，先對(duì)二進(jìn)制基帶信號(hào)進(jìn)行差分編碼，即把數(shù)字信號(hào)序列的絕對(duì)碼變?yōu)橄鄬?duì)碼，然后再根據(jù)相對(duì)碼進(jìn)行絕對(duì)調(diào)相，從而產(chǎn)生二進(jìn)制差分相移鍵控信號(hào)，2DPSK 調(diào)制的原理框圖如圖 311 所示 0 開關(guān) (t) S(t) 圖 311用鍵控法實(shí)現(xiàn) 2DPSK調(diào)制原理框圖 2. DPSK 解調(diào)的原理 2DPSK 也有兩種解調(diào)方法：一種是相干解調(diào)（極性比較法）加碼變換法；還有一種是差分相干解調(diào)法（相位比較法）。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。 FPGA 采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 （ 2） 系統(tǒng)級(jí)應(yīng)用 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的計(jì)算機(jī)系統(tǒng)如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINUX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成 FPGA 大型系統(tǒng)來講是很有幫助的?，F(xiàn)在通信、計(jì)算機(jī)外設(shè)、工業(yè)和汽車等低成本大批量應(yīng)用市場(chǎng)都應(yīng)用 Cyclone 系列 FPGA。 ③ 嵌入式存儲(chǔ)器 。 ⑥ 接口和協(xié)議。在 Quartus II 開發(fā)軟件中簡(jiǎn)單的運(yùn)行單擊就可以直接進(jìn)行設(shè)置，啟動(dòng)器件的內(nèi)置循環(huán)冗余碼校驗(yàn)器。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎 ,它是業(yè)界唯一提供 FPGA 和固定功能Hard Copy 器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。初次打開 Quartus Ⅱ 軟件時(shí)可以在 Quartus Ⅱ用戶界面和MAX+PLUS Ⅱ用戶界面間進(jìn)行選擇，滿足不同類型用戶的選擇。 版 Quartus II 設(shè)計(jì)軟件把新的 Logic Lock 設(shè)計(jì)流程算法集成到未來的 Altera 器 件中，該算法充分利用了模塊級(jí)設(shè)計(jì)的優(yōu)勢(shì)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱 87 版）之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。 VHDL 語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持 模塊 化設(shè)計(jì) 方法，也支持層次化設(shè)計(jì)方法。當(dāng)硬件電路的設(shè)計(jì)描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 而對(duì)于一個(gè)邏輯部件的設(shè)計(jì)，并不要所有的語法結(jié)構(gòu)才能完成，有些部件的語法結(jié)構(gòu)是可以省略的，但是一個(gè)有意義的設(shè)計(jì)實(shí)體至少要包含庫（程序包）、實(shí)體和結(jié)構(gòu)體三部分： VHDL 程序具體框架： （ 1） 實(shí)體 實(shí)體 （ Entity）是設(shè)計(jì)中最基本的模 塊，用于描述設(shè)計(jì)實(shí)體的外部接口性，即該設(shè)計(jì)實(shí)體對(duì)外的輸入輸出端口的數(shù)量和端口特性。其優(yōu)點(diǎn)是只需要描述輸入和輸出的行為，而不關(guān)注具體電路的實(shí)現(xiàn)。 （ 3） 庫和程序包 庫（ Library） 是用來存放以編譯過的實(shí)體。用戶也可以自定義程序包。 use 。 architecture behav of askt is signal q:integer range 0 to 3。q=q+1。 end if。 2ASK 解調(diào)的框圖如圖 43 所示，采用外部時(shí)鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)時(shí)鐘信號(hào)與發(fā)端時(shí)鐘同步且 2ASK 為數(shù)字信號(hào)。同步信號(hào) x :in std_logic。139。 end process。event and xx39。由圖 46（ b） 解調(diào)的放大圖可以看出，輸出的基帶信號(hào) Y滯后輸入的調(diào)制信號(hào) 10 個(gè)時(shí)鐘周期， 在 q=11 時(shí)， m 清零，在 q=10 時(shí)，根據(jù) m的大小，進(jìn)行對(duì)輸出基帶信號(hào) Y 的電平的判決。 end behav。if 語句通過對(duì) m 大小來判決 y else y=39。if語句完成 q 的循環(huán)計(jì)數(shù) elsif q=11 then q=0。分頻計(jì)數(shù)器