【正文】 系統(tǒng)中有廣泛的應(yīng)用，是當(dāng)今集成電子電路數(shù)字系統(tǒng)設(shè)計(jì)中的排頭兵，隨著現(xiàn)代社會(huì)對(duì)信息化和數(shù)字化的迫切需求， EDA 技術(shù)必然會(huì)進(jìn)入一個(gè)快速飛躍的階段。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 VHDL 等設(shè)計(jì)語言的出現(xiàn)和 ASIC 的應(yīng)用極大地促進(jìn)了現(xiàn)代通信技術(shù)的發(fā)展，尤其是對(duì)數(shù)字通信系統(tǒng)的 ASIC 芯片的研究有重要的實(shí)踐意義。DPSK。 2PSK carrier wave signal varies with the phase of baseband signal?？梢赃M(jìn)行時(shí)序仿真，在 Quartus Ⅱ 中可以清楚的分析仿真的波形，根具 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)的原理，分 析波形的正確性。 基于 VHDL 語言實(shí)現(xiàn) 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)。完成對(duì)于數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)。數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)通過對(duì)于 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)的 VHDL 語言的設(shè)計(jì)，運(yùn)用 Quartus Ⅱ 軟件進(jìn)行編譯和仿真，程序經(jīng)過編譯和仿真完全正確后將程序燒入單片機(jī)中，在硬件上實(shí)現(xiàn) 2ASK、 2FSK、 2PSK、 DPSK調(diào)制解調(diào)的功能。解調(diào)是接收端將在已調(diào)信號(hào)從高頻載波上搬移下來，還原成為基帶信號(hào)。 在 VHDL 程序經(jīng)過分析當(dāng)前文件檢查語法錯(cuò)誤、分析與編譯、分析與綜合、適配后，完成全程編譯。 2FSK carrier wave signal varies with baseband signal’s frequency。2PSK。 VHDL language 第 1 頁，共 54 頁 1 緒論 設(shè)計(jì)的意義與背景 隨著當(dāng)今電子信息技術(shù)的快速發(fā)展，現(xiàn)代計(jì)算機(jī)技術(shù)與微電子技術(shù)的結(jié)合越來越緊密，而利用高層次的 VHDL/Verilog 語言等硬件描述語言對(duì)于現(xiàn)場(chǎng)課編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）進(jìn)行設(shè)計(jì)，使之成為集成電路（ ASIC），這很大程度上縮短了設(shè)計(jì)的開發(fā)周期和開發(fā)的成本。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 EDA 技術(shù)主要應(yīng)用于輔助設(shè)計(jì)三方面的工作： IC 技術(shù)、 PCB 設(shè)計(jì)、電子電路系統(tǒng)設(shè)計(jì)，將硬件設(shè)計(jì)軟件化，使之在電子系統(tǒng)設(shè)計(jì)中能過突破一些技術(shù)瓶頸，加速了通信系統(tǒng)的設(shè)計(jì)速率，提高了產(chǎn)品的性價(jià)比。 在設(shè)計(jì)基于 VHDL 的數(shù)字頻帶系統(tǒng)的基礎(chǔ)上，深入的了解關(guān)于 FPGA 可編程邏輯電路的運(yùn)用，能夠自己 獨(dú)立運(yùn)用 VHDL 設(shè)計(jì)一些在日常生活中和通信、電子技術(shù)的一些常用的數(shù)字電路模型。該信 號(hào)稱為已調(diào)信號(hào)，而基帶信號(hào)稱為調(diào)制信號(hào)。該過程稱為調(diào)制解調(diào) 計(jì)算機(jī)內(nèi)的信息是由 “0”和 “1”組成數(shù)字信號(hào)，而在電話線上傳遞的卻只能是模擬電信號(hào)（模擬信號(hào)為連續(xù)的，數(shù)字信號(hào)為間斷的）。經(jīng)過調(diào)制的信號(hào)通過電話載波傳送到另一臺(tái)計(jì)算機(jī)之前，也要經(jīng)由接收方的 Modem 負(fù)責(zé)把模擬信號(hào)還原為計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，這個(gè)過程我們稱 “解調(diào) ”，也稱 A/D 轉(zhuǎn)換。 解調(diào)的方式分為相干解調(diào)和非相干解調(diào) : （ 1）相干解調(diào) 相干解調(diào)（ Coherent Demodulation）所謂相干，泛泛地說就是相互干擾，相干解調(diào)是指利用乘法器，輸入一路與載頻相干（同頻同相）的 參考信號(hào)與載頻相乘。 非相干解調(diào)是解調(diào)方法的一種，是相對(duì)相干解調(diào)而言的，非相干解 調(diào)是通信原理中的一種重要的解調(diào)方法，無論在模擬系統(tǒng)和數(shù)字系統(tǒng)中都非常重要。與模擬信號(hào)的接收系統(tǒng)相比，這里增加了一個(gè)“抽樣判決器方框”，這對(duì)于提高數(shù)字信號(hào)的接收性能是很有必要的。在頻移鍵控中 和 不攜帶任何信息，通常為零。（稱為連續(xù)相位的 FSK），而鍵控法產(chǎn)生的 2FSK 信號(hào)，是由電子開關(guān)在兩個(gè)獨(dú)立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。相干解調(diào)和非相干解調(diào)法的原理圖分別如圖 36 和 37 所示 輸入 定時(shí)脈沖 輸出 圖 36 用相干解調(diào)法實(shí)現(xiàn) 2FSK 的解調(diào)原理框圖 低通濾波器 相乘器 低通濾波器 相乘器 BPF BPF 抽樣判決器 振蕩器 選通開關(guān) 反相器 選通開關(guān) 振蕩器 相加器 振蕩器 選通開關(guān)反相器選通開關(guān)振蕩器 第 9 頁，共 54 頁 輸入 定時(shí)脈沖 輸出 圖 37用非相干解調(diào)法實(shí)現(xiàn) 2FSK的解調(diào)原理框圖 2CPSK 的調(diào)制與解調(diào) 1. CPSK 調(diào)制的原理 相移鍵控是利用載波的相位變化來傳輸數(shù)字信息的，而振幅和頻率保持不變。 對(duì)于 2CPSK調(diào)制的原理圖和 2ASK信號(hào)產(chǎn)生的方法相比較，只是對(duì) s(t)的要求不同，在 2ASK 中 s(t)是單極性的，而在 2CPSK 中 s(t)是雙極性的基帶信號(hào)。所以 2CPSK 難以實(shí)用。也就是說， 2DPSK 信號(hào)的相位并不直接代 表基帶信號(hào)，而前抽樣 判決器 低通 濾波器 相乘器 帶通 濾波器 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 12 頁，共 54 頁 后碼元的相對(duì)相位差才確定唯一的信息符號(hào)。在解調(diào)的過程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對(duì)碼也可能是“ 1” 和“ 0”的倒置，但經(jīng)差分譯 碼（碼反變換）得到的絕對(duì)碼不會(huì)發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問題。以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡(jiǎn)單的綜合與布局，快速的 燒錄 至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證 的技術(shù)主流。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 4 Cyclone 系列 FPGA （ 1）概述 Cyclone 系列 FPGA 是目前 ASIC 應(yīng)用餓 低成本應(yīng)用方案。 新的市場(chǎng)發(fā)展趨勢(shì)，如世界標(biāo)準(zhǔn)、平臺(tái)融合、交互性以及技術(shù)改進(jìn)等，不斷的推動(dòng)數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 16 頁，共 54 頁 可對(duì)高性價(jià)比方案的 需求。 Cyclone 系列 FPGA 綜合考慮了邏輯器、存儲(chǔ)器、鎖相環(huán)（ PLL）和高級(jí) I/O 接口。 ② 外部存儲(chǔ)器接口。 ④ 支持 LVDS I/O。 Cyclone PLL 具有多種高級(jí)功能，如頻率合成、可編程相移、可編程延遲和外部時(shí)鐘輸出。 ⑦ 熱插拔和上電順序。 Cyclone 器件為在 FPGA 上實(shí)現(xiàn)低成本數(shù)字信號(hào)處理系統(tǒng)提供了理想餓平臺(tái) 第 17 頁，共 54 頁 ⑨ 自動(dòng)循環(huán)冗余碼校驗(yàn)。 ⑩ 支持工業(yè)級(jí)溫度。 Quartus II design 是唯一一個(gè)包括以 timing closure 和 基于塊的設(shè)計(jì)流為基本特征的programmable logic device (PLD)的軟件。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估 Hard Copy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。命令等圖標(biāo)。 Logic Lock 設(shè)計(jì)流程把整個(gè)模塊的放置交由設(shè)計(jì)者控制，如果必要的話，可以采用輔助平面布置。 MAX3000A 和 MAX7000 設(shè)計(jì)者現(xiàn)在可以使用 Quartus II設(shè)計(jì)軟件中才有的所有強(qiáng)大的功能。 3. Quartus Ⅱ設(shè)計(jì)流程 典型的 Quartus Ⅱ設(shè)計(jì)流程如圖 32所示： 圖 32 Quartus Ⅱ設(shè)計(jì)流程圖 VHDL 語言基礎(chǔ) 編程配置 適配 時(shí)序分析與仿真 時(shí)序滿足要求 設(shè)計(jì)輸入 分析綜合 功能仿真 設(shè)計(jì)正確 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 20 頁，共 54 頁 1. 什么是 VHDL 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 1993年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱 93 版）。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。同時(shí)， VHDL 語言也支持慣性延遲和 傳輸延時(shí) 這樣可以準(zhǔn)確地建立硬件電路的模型。 第 21 頁，共 54 頁 （ 4） VHDL 語言的設(shè)計(jì)描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。在 VHDL 中，將一個(gè)可以完成特定獨(dú)立功能的設(shè)計(jì)稱為設(shè)計(jì)實(shí)體（ Design entity）。 （ 2） 結(jié)構(gòu)體 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 22 頁，共 54 頁 結(jié)構(gòu)體（ Architecture） 用于描述實(shí)體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。包括： ① 行為描述方式 對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度最高類似于高級(jí)編程語言，無需的電路的具體結(jié)構(gòu)。這種描述方式將數(shù)據(jù)看成從設(shè)計(jì)的輸入端到輸出端，通過并行語句表示這些數(shù)據(jù)的變化，即對(duì)信號(hào)到信號(hào)的數(shù)據(jù)流動(dòng) 的路徑和形式進(jìn)行描述。結(jié)構(gòu)描述方式只表示元件（模塊）和元件（模塊）之間的互聯(lián)，就像網(wǎng)表一樣。庫和程序包就是使設(shè)計(jì)者共享已經(jīng)編譯過的設(shè)計(jì)成果。 各種 VHDL編譯系統(tǒng)都包含了多個(gè)標(biāo)準(zhǔn)程序包，如 STD_LOGIC1164和 STANDARD程序包。那么在具體硬件實(shí)現(xiàn)時(shí)，要采用哪種方式就需要配置來實(shí)現(xiàn)。 （ 2） 采用鍵控法進(jìn)行調(diào)制 數(shù)字基帶信號(hào)作為鍵控 信號(hào)控制與門來完成 2ASK 調(diào)制。 use ?；鶐盘?hào) y :out std_logic)。載波信號(hào) begin process(clk) begin if clk39。 elsif q=1 then f=39。039。q=q+1。 y=x and f。 （ 2） 解調(diào)器的建模設(shè)計(jì) 解調(diào)器包括分頻器、計(jì)數(shù)器、寄存器和判決器等。 2ASK 解調(diào)電路如圖 44 所示 圖 44(a) 2ASK解調(diào)電路 的 VHDL建模電路 寄存器 XX clk 分頻器 q start ASK 信號(hào) 判決 基帶信號(hào) 計(jì)數(shù)器 m 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 28 頁，共 54 頁 圖 44（ b） 2ASK解調(diào)邏輯電路圖 2. 2ASK 解調(diào)的程序 library ieee。 entity askj is port(clk :in std_logic?；鶐盘?hào) end askj。 begin process(clk) begin if clk39。039。 end if。m 計(jì)數(shù)器清零 elsif q=10 then if m=3 then y=39。 end if。then m=m+1；計(jì) xx 信號(hào)的脈沖個(gè)數(shù) end if。由圖還可以看出，當(dāng)輸入 X 為 1101時(shí)，并且基帶碼長(zhǎng)等于載波的 6個(gè)周期， Y 輸出的頻帶信號(hào)在輸入 1時(shí)為高電平，其頻率與 CLK 時(shí)鐘一樣，包含了 6 個(gè)周期，并且調(diào)制信號(hào) Y滯后于輸入基帶信號(hào) X的一個(gè) CLK時(shí)間，在 X輸入為 0時(shí)，輸出 Y也為 0，這驗(yàn)證了 2ASK 調(diào)制的原理。 基于 VHDL 語言實(shí)現(xiàn) 2FSK 調(diào)制與解調(diào) 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 32 頁，共 54 頁 2FSK 調(diào)制的實(shí)現(xiàn) 1. FSK 的建模思想 FSK 調(diào)制的方框圖如圖 47所示 FPG