【正文】 signal xx:std_logic。 use 。 2ASK 解調(diào)的實(shí)現(xiàn) 1. 2ASK 解調(diào)建模的思想 （ 1） 首先考慮輸入信號(hào) 根據(jù) 2ASK 信號(hào)相干解調(diào)原理，解調(diào)器的輸入應(yīng)該包括收端的本地載波、 2ASK 信號(hào)，但考慮到本 書采用的目標(biāo)器件為 CPLD/FPGA 器件，因而解調(diào)器也應(yīng)采用數(shù)字載波。 else f=39。039。系統(tǒng)時(shí)鐘 start :in std_logic。 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 24 頁(yè)，共 54 頁(yè) 4 基于 VHDL 語(yǔ)言的數(shù)字頻 帶系統(tǒng)的建模與設(shè)計(jì) 引言 用 VHDL 語(yǔ)言建模，編寫程序?qū)崿F(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)，在Quartus Ⅱ上實(shí)現(xiàn) 2ASK、 2FSK、 2CPSK、 2DPSK 的調(diào)制與解調(diào)的邏輯圖設(shè)計(jì)，實(shí)現(xiàn)調(diào)制與解調(diào)的波形仿真。為了能夠在其他設(shè)計(jì)實(shí)體中使用這些資源， VHDL 提供了程序包作為載體。數(shù)據(jù)流描述方式的優(yōu)點(diǎn)是易于進(jìn)行邏輯綜合，綜合效率較高。結(jié)構(gòu)體描述了設(shè)計(jì)實(shí)體的結(jié)構(gòu)、行為、元件、及內(nèi)部連接關(guān)系，也就是說(shuō)定義了設(shè)計(jì)實(shí)體具體功能的實(shí)現(xiàn)，規(guī)定了設(shè)計(jì) 實(shí)體的數(shù)據(jù)流程，制訂了實(shí)體內(nèi)部的元件連接關(guān)系。 由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周 期。 VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的 數(shù)據(jù)類型 ，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。有專家認(rèn)為，在新的世紀(jì)中， VHDL 與Verilog 語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。快速適配功能保留了 最佳性能的設(shè)置，加快了編譯過(guò)程。同時(shí)軟件的裝載，編譯，仿真速度比 版本大 大加快。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 QuartusⅡ軟件簡(jiǎn)介 1. Quartus Ⅱ 軟件基礎(chǔ) Quartus II design 是最高級(jí)和復(fù)雜的，用于 (SOPC)的設(shè)計(jì)環(huán)境。這一特性在上電前和上電期間起到了保護(hù)器件的作用并使 I/O 緩沖保持三態(tài)，讓 Cyclone 器件成為多電壓及需高可靠性和冗余性應(yīng)用的理想選擇。 ⑤ 時(shí)鐘管理電路。 ① 成本優(yōu)化的構(gòu)架。利用其系統(tǒng)集成功能， Cyclone 系列FPGA 避免了 ASIC 昂貴的 NRE 負(fù)擔(dān)（ NRE 是 NonRecurring Engineering 的縮寫， NRE費(fèi)用即一次性工程費(fèi)用，是指集成電路生產(chǎn)成本中非經(jīng)常性發(fā)生的開支），降低了訂購(gòu)量和產(chǎn)品推遲的帶來(lái)的風(fēng)險(xiǎn)。 （ 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。但是他們也有很多的優(yōu)點(diǎn) 比如 可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。 帶通 濾波器 相乘器 低通 濾波器 抽樣 判決器 延遲 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 14 頁(yè)，共 54 頁(yè) 3 FPGA和 VHDL 以及 QuartusⅡ 簡(jiǎn)介 FPGA 簡(jiǎn)介 1 FPGA 是什么 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 2DPSK 是利用前后相鄰碼元的載波相對(duì)相位變化數(shù)字信息，又叫相對(duì)相移鍵控。因此， 2CPSK信號(hào)的時(shí)域的 表達(dá)式為 ( t ) =Acos( t + ) （ 213） 其中， 表示第 n 個(gè)信號(hào)的絕對(duì)相位： 0 發(fā)送“ 0”時(shí) = （ 214） 1 發(fā)送“ 1”時(shí) 所以， 2CPSK 表達(dá)式又可以寫成 ： Acos t 概率為 P ( t ) = （ 215） — Acos t 概率為 1— P 由于表示信號(hào)的兩種碼元的波形相同，極性相反，故 2CPSK 信號(hào)一般可以表述為一個(gè)雙極性全占空比矩形脈沖與一個(gè)正弦載波相乘，即 ( t )= s (t) cos t （ 216） 其中 s(t) = g(t n ) 這里 g(t)是脈沖寬度為 的單個(gè)矩形脈沖，而 的統(tǒng)計(jì)特性為 BPF BPF 包絡(luò)檢波器 包絡(luò)檢波器 抽樣判決器 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計(jì) 第 10 頁(yè)，共 54 頁(yè) 概率為 P = （ 217） 1 概率為 1— P 即發(fā)送二進(jìn)制符號(hào)“ 0”時(shí)（ 取 +1）， ( t )取 0 相位；發(fā)送二進(jìn)制符號(hào)“ 1”時(shí)（ 取 1）， ( t )取 相位。一種是才用模擬調(diào)制電 路來(lái)實(shí)現(xiàn)，這里不再闡述。 2ASK 的調(diào)制與解調(diào) 1. ASK 調(diào)制的原理 鍵控是利用載波的幅度變化來(lái)傳遞數(shù)字信息，其頻率和初始相位保持不變，在 2ASK 第 5 頁(yè)，共 54 頁(yè) 中，載波幅度只有兩種變化狀態(tài)，分別對(duì)應(yīng)二進(jìn)制信息“ 0”和“ 1”。 數(shù)字調(diào)制與解調(diào)的常用方法 由于數(shù)字調(diào)制具有離散值的特點(diǎn)，數(shù)字調(diào)制的方法有兩種： （ 1） 利用模擬調(diào)制的方法來(lái)實(shí)現(xiàn)數(shù)字調(diào)制，即把數(shù)字調(diào)制看 成模擬調(diào)制的一種特列，把數(shù)字信號(hào)當(dāng)成模擬信號(hào)的一種特殊情況來(lái)處理。調(diào)制過(guò)程用于通信系統(tǒng)的發(fā)端。 目前通信傳輸早已不是單一的語(yǔ)音傳輸，而是包括了圖像、文字、視頻等復(fù)雜業(yè)務(wù)的傳輸，所以對(duì)通信系統(tǒng)的性能的要求越來(lái)越高，而數(shù)字頻帶系統(tǒng)作為一切數(shù)字通信傳輸?shù)幕A(chǔ)，無(wú)論在多么復(fù)雜的數(shù)字通信傳輸中數(shù)字頻帶系統(tǒng)永遠(yuǎn)都會(huì)存在，掌握數(shù)字頻帶系統(tǒng)的原理以及設(shè)計(jì)，對(duì)于復(fù)雜的通信系統(tǒng)設(shè)計(jì)具有基礎(chǔ)性的作用，學(xué)好它也有利于認(rèn)識(shí)和理解以后日新月異的通信產(chǎn)品，對(duì)以后再通信領(lǐng)域的發(fā)展有重要的意義。 VHDL 主要用于描述 數(shù)字系統(tǒng) 的結(jié)構(gòu)，行為，功能和接口。 2DPSK carrier wave signal varies with relative phaseshifting. Digital modulation means relocating baseband signal to clipped wave of high frequency so that the low frequency weight of baseband signal can be declined, signal and channel’s features are matched, and signal is transferred in channel. Demodulation refers to that the recipient makes modulated signal relocate from carrier wave signal of high frequency and return to baseband signal. We aim at realizing the modulation and demodulation of 2ASK、 2FSK、 2PSK and DPSK in VHDL language. VHDL(VeryHighSpeed Integrated Circuit Hardware Description) is a standard language describing hardware programming through Quartus Ⅱ software to finish 2ASK、 2FSK、 2PSK and DPSK modulation and demodulation. And the design of logic circuit will be pleted if bined with the piled modulation and demodulation process. After the analysis of the current program, checkup of grammatical errors, analysis and pilation, analysis and synthesis, and adaptation, the entire pilation will be III achieved. Timing sequence can be simulated in Quartus Ⅱ and we get the clear analysis of the simulated wave form based on the principle in 2ASK、 2FSK、 2PSK and DPSK’s modulation and demodulation, and analyze the validity of wave form. Key words: 2ASK。 VHDL(VeryHighSpeed Integrated Circuit Hardware Description) 是一種標(biāo)準(zhǔn)的硬件描述語(yǔ)言，通過(guò)用 VHDL 語(yǔ)言編程在 QuartusⅡ軟件上實(shí)現(xiàn) 2ASK、 2FSK、 2PSK、 DPSK 調(diào)制解調(diào)。 基于 VHDL 語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì) 目 錄 設(shè)計(jì)總說(shuō)明 ............................................................... I INTRODUCTION ............................................................ II 1 緒論 ................................................................... 1 設(shè)計(jì)的意義與背景 .................................................... 1 課題研究的主要內(nèi)容 .................................................. 2 2 數(shù)字調(diào)制與解調(diào)的原理 ................................................... 3 數(shù)字調(diào)制與解調(diào)概述 .................................................. 3 2ASK 的調(diào)制與解調(diào)的原理 ............................................. 4 2FSK 的調(diào)制與解調(diào)的原理 ............................................. 6 2CPSK 的調(diào)制與解調(diào)的原理 ............................................ 9 2DPSK 的調(diào)制與解調(diào)的原理 ........................................... 11 3軟件和 VHDL 語(yǔ)言 以及 QuartusⅡ 簡(jiǎn)介 ...................................... 14 FPGA 軟件簡(jiǎn)介 ...................................................... 14 QuartusⅡ 語(yǔ)言簡(jiǎn)介 ................................................. 17 VHDL 語(yǔ)言基礎(chǔ) ...................................................... 19 4 基于 VHDL 語(yǔ)言的數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì) ............................... 24 基于 VHDL 語(yǔ)言的數(shù)字頻帶系統(tǒng)概述 .................................... 24 基于 VHDL 語(yǔ)言實(shí)現(xiàn) 2ASK的調(diào)制與解調(diào) ................................. 24 2ASK 調(diào)制的實(shí)現(xiàn) .............................................. 24 2ASK 解調(diào)的實(shí)現(xiàn) .............................................. 26 2ASK 調(diào)制解調(diào)的仿真波形及分析 .................................. 29 VHDL 語(yǔ)言實(shí)現(xiàn) FSK 的調(diào)制與解調(diào) ..................