【正文】 ：電子設(shè) 計(jì)自動化； VHDL 硬件描述 語言 ； MAX+PLUSII；現(xiàn)場可編程邏輯器件； 漢字滾動顯示。它融合多學(xué)科于一體，打破了軟硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能綜合在一起，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用的發(fā)展。 FPGA。設(shè)計(jì)人員借助開發(fā)軟件的幫助，可以將設(shè)計(jì)過程中的許多細(xì)節(jié)問題拋開，而將注意力集中在產(chǎn)品的總體開發(fā)上，這樣大大提高了工作效率，縮短了開發(fā)周期。電子設(shè)計(jì)自動化的關(guān)鍵技術(shù)之一是要求用形式化的方向來描述系統(tǒng)的硬件電路，既要用所謂的硬件描述語言來 描述硬件電路。本系統(tǒng)的設(shè)計(jì)采用了硬件描述語言的文本輸入方式； 第 4 章就系統(tǒng)的仿真模擬和下載演示作了介紹。 EDA 技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。 FPGA 和 CPLD 的應(yīng)用是 EDA 技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、 SOC 和 ASIC 設(shè)計(jì)，以及對自動設(shè)計(jì)與自動實(shí)現(xiàn)最典型的詮釋。設(shè)計(jì)中，用戶可以借助 EDA 工具將原理圖或硬件描述語言模型映射為響應(yīng)門陣列 晶體管配置，創(chuàng)建一個(gè)制定金屬互連路徑文件，從而完成門陣列ASIC 開發(fā)。使用者利用 EDA 軟件工具與邏輯塊描述打交道即可，完全不必關(guān)心電路布局的細(xì)節(jié)。 Xilinx 和 Altera公司已經(jīng)推出了這方面的器件，如 Virtex‖ Pro 系列和 Stratix 系列等。更 為重要的是各 EDA 公司致力于推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的 EDA 工具軟件的研究，都可有效地將 8 EDA 技術(shù)推向成熟。 隨著市場需求的增長，集成工藝水平的可行性以及計(jì)算機(jī)自動設(shè) 計(jì)技術(shù)的不斷提高，促使系統(tǒng)集成芯片成為 IC 設(shè)計(jì)的發(fā)展方向，這一發(fā)展趨勢在如下幾方面： ● 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米工藝已經(jīng)走向成熟，在一個(gè)芯片上完成系統(tǒng)級的集成已成為可能。 硬件描述語言 VHDL 所謂硬件描述語言，就是可以描述硬件電路的功能，信號聯(lián)結(jié)關(guān)系及定時(shí)關(guān)系的語言。它的出現(xiàn)為電子設(shè)計(jì)自動化（ EDA）的普及和推廣奠定了堅(jiān)實(shí)的基礎(chǔ)。其它 HDL 語言如 Verilog 等只能進(jìn)行 IC 級、 PCB 級描述，而不能對系統(tǒng)級的硬件很好地進(jìn)行描述，再如 VHDL 語言可以自定義數(shù)據(jù)類型，這樣也給編程人員帶來較大 的自由和方便。 VHDL 語言程序設(shè)計(jì)的基本結(jié)構(gòu) 一個(gè)完整的 VHDL 語言程序通常包括實(shí)體（ Entity）、構(gòu)造體（ Architecture）、配置 (Configuration）、包集合 （ Package）和庫（ Library） 5個(gè)部分，前 4 種是可分別編譯的源設(shè)計(jì)單元。 標(biāo)準(zhǔn)的數(shù)據(jù)類型有 10 種： 1．整數(shù)：整數(shù) 32 位； 2．實(shí)數(shù)：浮點(diǎn)數(shù)； 3．位：邏輯“ 0”或“ 1”； 4．位失量：位失量； 5．布爾量：邏輯“假”或邏輯“真”； 6 字符： ASCⅡ 字符； 7 時(shí)間：時(shí)間單位 fs,ps,ns,us,ms,src,min,hr； 8錯(cuò)誤等級： NOTE,WARNING,ERROR,FAILURE； 12 9．自然數(shù)，正整數(shù)：整數(shù)的子集； 10． 字符串：字符矢量。 行為描述方式是對系統(tǒng)模型的描述，其抽象程度比寄存器傳輸描述方式和結(jié)構(gòu)化描述方式更高，在行為描述方式的程序中大量采用算術(shù)運(yùn)算、關(guān)系運(yùn)算、慣性延時(shí)、傳輸延時(shí)等難于進(jìn)行邏輯綜合何不能進(jìn)行 邏輯綜合的 VHDL語句。 觸發(fā)器的初始狀態(tài)應(yīng)有復(fù)位信號來設(shè)置，撫慰信號對觸發(fā)器復(fù)位的操作不同，使其可分為同步復(fù)位和非同步復(fù)位兩種 寄存器一般由多位觸發(fā)器連接而成，通常有鎖存寄存器和移位寄存器。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)完成。當(dāng)然也可根據(jù)各人習(xí)慣應(yīng)用其他的輸入方式，發(fā)揮各種輸入方式的特點(diǎn)。 以上各部如果出現(xiàn)錯(cuò)誤，可隨時(shí)進(jìn)行設(shè)計(jì)修改，重復(fù)上述過程直到正確為止。 19 圖 MAX+PLUSII 的靈活運(yùn)用直接關(guān)系到設(shè)計(jì)的數(shù)度和效率，另外，對于初學(xué)者，很容易因?yàn)椴僮鞯氖д`而造成文件的覆蓋和丟失。當(dāng)一個(gè)模塊需要修改時(shí)，可以打開底層文件進(jìn)行修改，修改完畢后打開撒謊那個(gè)層文件，按下 file—— project—— set project to current file 菜單就可以非?？旖莸那袚Q當(dāng)前的操作文 件。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路芯片，而希望 ASIC 的設(shè)計(jì)周期盡量短，最好在實(shí)驗(yàn)室就設(shè)計(jì)出合適的芯片，并且立即投入實(shí)際應(yīng)用，因而出現(xiàn)了現(xiàn)場編程邏輯器件（ FPLD） ，其中應(yīng)用最廣泛的現(xiàn)場可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。 核心部分是具有一定規(guī)模的與陣列和門陣列，它們產(chǎn)生的與項(xiàng)和或項(xiàng)用以實(shí)現(xiàn)邏輯函數(shù)。 可編程邏輯器件實(shí)驗(yàn)箱是在一種能和美國 Altera 公司的 MAX+PLUSII 的可編程器件設(shè)計(jì)軟件配套使用的高級硬件仿真工具。該模塊由可編程器件EFP10K10 控制，在設(shè)計(jì)上采用了共 陰極掃描時(shí)驅(qū)動方案。其中硬件描述語言 VHDL 部分花費(fèi)的時(shí)間較長，查閱了大量的資料，以保證編寫程序的時(shí)候語法的正確性，并察看了相關(guān)的程序，部分知識是本人在實(shí)踐中總結(jié)出來的，對個(gè)人來說有重要意義。 28 （ 2） 采用自上至下（ Top Down）的設(shè)計(jì)方法 所謂自上至下的設(shè)計(jì)方法，就是從系統(tǒng)總體的要求出發(fā)，自上至下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。 第三層次是邏輯綜合。 29 圖 能 實(shí)現(xiàn)漢字滾動 FPGA內(nèi)核硬件流程圖 用快、慢兩個(gè)輸入信號來控制漢字的點(diǎn)陣顯示，而快慢兩個(gè)信號可以通過所用系統(tǒng)鐘源 20MHz 的分頻產(chǎn)生，其中，慢信號由漢字信息的多少來決定，慢信號每加一，則點(diǎn)陣滾動一次，快信號即為掃描信號，因 LED 點(diǎn)陣 8 列，則快信號的取值范圍為 07，快信號用于控制 LED 點(diǎn)陣上顯示完整漢字信息的穩(wěn)定性，在一秒鐘內(nèi)顯示大于 24 楨就沒有亮度閃爍現(xiàn)象。 存放于 ROM 中的待顯示數(shù)據(jù)序列是通過尋址的方式來控制該序列的釋放過程，某一時(shí)可能在顯示數(shù)據(jù)序列中定位待顯示數(shù)據(jù)的地址指針可用下式計(jì)算 addr=n+m，其原理示意圖如圖 。左右滾動的情況，sw 作為掃 描輸入線， data 作為漢字?jǐn)?shù)據(jù)輸入線，因此 3/8 譯碼器輸出為 0 有效，而 rom存儲器中的漢字點(diǎn)陣信息為 1 有效，向左滾動時(shí)， LED 點(diǎn)陣相當(dāng)于一個(gè)可視窗口，每個(gè)漢字的可視順序?yàn)閺淖笾劣遥虼藪呙韬吞崛∶總€(gè)漢字信息的順序也應(yīng)為從左至右，同理向右滾動時(shí)，掃描和提取每個(gè)漢字信息的順序是從右至左；上下滾動時(shí)， sw 線作為漢字?jǐn)?shù)據(jù)輸入線， data 線作為掃描輸入線，此時(shí)， 3/8 譯碼器的輸出為 1 有效，同時(shí)， rom存儲器中的漢字點(diǎn)陣信息為 0 有效，同理可知，當(dāng)向上滾動時(shí)掃描和提取每個(gè)漢字信息的順序則為從上至下，當(dāng)向下滾動時(shí)，掃描和提 取每個(gè)漢字的順序是從下至上。另外，設(shè)計(jì)者設(shè)計(jì)的單級模塊達(dá)到設(shè)計(jì)要求并不代表系統(tǒng)就能達(dá)到設(shè)計(jì)要求而級連后系統(tǒng)不能按照設(shè)計(jì)要求工作時(shí)，進(jìn)行修改有人就比較復(fù)雜和繁瑣。在各個(gè)單元的編譯過程中，大部分的錯(cuò)誤集中于標(biāo)點(diǎn)符號的漏寫，結(jié)構(gòu)語句的不熟練等。 6． 前面五步完成了編譯前的準(zhǔn)備及必要的設(shè)置工作。 36 結(jié)論 本次畢業(yè)設(shè)計(jì)采用硬件描述語言 VHDL 描述輸入方法 ，利用了MAX+PLUSII 軟件， 實(shí)現(xiàn)了“個(gè)十百千萬億兆”七個(gè)漢字左、右、上、下的10 秒滾動顯示。 本次畢業(yè)設(shè)計(jì)，使我在獨(dú)立完成某個(gè)設(shè)計(jì)指標(biāo)的能力方面得到很大的鍛煉。 本次系統(tǒng)下載，同時(shí)掌握了研究了 PLD 版的相關(guān)用途，對它有了更深刻的認(rèn)識，同時(shí)也懂得了，遇到困難時(shí)，要抓住基本穩(wěn)定情緒，最終定能成功。 一般來說，軟件模擬成功后下載演示時(shí)都能成功，單成功的前提還包括對試驗(yàn)箱各部分功能的深入了解。 3．點(diǎn)擊主菜單 MAX+PLUSII 選項(xiàng)，出現(xiàn)子菜單，再點(diǎn)擊 Compiler 選項(xiàng)（快捷鍵 12）屏幕上出現(xiàn)編譯對話框。總的來說這門語言的掌握是在不停的探索和試驗(yàn)中進(jìn)行的。系統(tǒng)由幾個(gè)單元組合而成，系統(tǒng)設(shè)計(jì)成功與否要靠單元模塊是否正確來決定，因此，單級模擬首先要能夠完成自身功能。”連接，構(gòu)成與 n 位長相同的位矢量。將編完碼的漢字放到存儲器中，然后通過定位地址指針將其選出，某一時(shí)可能在顯示數(shù)據(jù)序列中定位待顯示數(shù)據(jù)的地址指針可用下式計(jì)算： addr=n+m，此表達(dá)式可通過加法器來實(shí)現(xiàn)。 有自上至下的設(shè)計(jì)過程可知， 步步仿真檢查有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)硬件的設(shè)計(jì)周期。其目的是通過對其的方針來發(fā)現(xiàn)設(shè)計(jì)中存在的問題，行為描述階段并不真正考慮其實(shí)際的操作和算法用什么方法來實(shí)現(xiàn)，考慮更多的是系統(tǒng)的結(jié)構(gòu)及其工作過程是否 能達(dá)到系統(tǒng)設(shè)計(jì)規(guī)格書的要求。 在此方法中，仿真和調(diào)試通常只能在后期完成系統(tǒng)硬件設(shè)計(jì)以后才能進(jìn)行。圍繞在 EPM7128S 器件周圍的插座分別是 CPLD_P CPLD_P CPLD_P3 和 CPLD_P4；圍繞在 EPF10K10器件周邊插座的分別是 FLEX_P FLEX_P FLEX_P3 和 FLEX_P4。它可采用 20MHz 的石英晶體振蕩器作為系統(tǒng)的主時(shí)鐘源，支持采用 JTAG 鏈的下載方式的板內(nèi)的可編程器件（ EPM7128SLC8415 和EPF10K10LC844）進(jìn)行系統(tǒng)編程和配置。依據(jù)可編程部位的不同可將 SPLD 的基本結(jié)構(gòu)分為 PROM、 PLA、 PAL 和 GAL 四種基本 23 類型。這兩種器件兼容了 PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。因?yàn)?，如果選擇器是 MAX 系列的，在選擇編程文件時(shí)應(yīng)選擇 .sof 文件。各個(gè)快捷鍵這里都進(jìn)行了編號，下表就各個(gè)快捷鍵的意義依編號進(jìn)行了介紹，如表 。 基本版 —— 時(shí)序分析、 VHDL 語言綜合等功能不能使用，不需“狗”的支持，只要向 Altera 申請一個(gè)基本授權(quán)媽就可以工作。 項(xiàng)目編譯：主要完成器件的選擇以及試配邏輯中和以及器件的裝入，延時(shí)信息提取等 邏輯分配：把邏輯分配給引腳和邏輯單元也就把輸入、輸出節(jié)點(diǎn)分配給器件的引腳。 MAX+PLUSII 是本次畢業(yè)設(shè)計(jì)的開發(fā)平臺，所以，他的熟練掌握直接關(guān)系到設(shè)計(jì)成功和設(shè)計(jì)效率的高低，在將來的工作學(xué)習(xí)中它也是非常重要的，因此，本次畢業(yè)設(shè)計(jì)中再軟件的學(xué)習(xí)上畫了較大的時(shí)間和精力。 2．存儲的初始化 在用 VHDL語言描述 ROM時(shí)， ROM的內(nèi)容應(yīng)該在仿真時(shí)事先讀到 ROM中，這就是所謂的存儲器初始化。 COMPONENT_INSTANT 語句是結(jié)構(gòu)化描述中不可缺少的一個(gè)基本語句。 在 VHDL 語言中順序描述語句有以下幾種： WAIT 語句； 斷言語句； 信號帶入語句； 變量賦值語句； IF 語句； CASE 語句； LOOP 語句； NEXT 語句； EXIT 語句； 過程調(diào)用語句； NULL 語句。 VHDL 語言可以有以下 3 種形式的子結(jié)構(gòu)描述語句： BLOCK 語句結(jié)構(gòu) PROCESS 語句結(jié)構(gòu) SUBPROGAMS 結(jié)構(gòu) VHDL 語言的數(shù)據(jù)類型及運(yùn)算操作符 在 VHDL 語言中凡是可以賦予一個(gè)值得對象就稱為客體（ Object），客體只要包括以下 3 種：信號 、變量、常數(shù)（ Signal、 Variable、 Constant）。這樣，在工藝更新時(shí)，就無需修改原設(shè)計(jì)程序，只要改變相應(yīng)的硬度和工具就行了。例如， SFL 語言只能描述同步電路。到本世紀(jì) 80 年代后期，已出現(xiàn)了上百種的硬件描述語言，它們對設(shè)計(jì)自動化起到了促進(jìn)和推動作用。 此外，隨著系統(tǒng)開發(fā)對 EDA 技術(shù)的目標(biāo)器件各種性能要求的提高， ASIC和 FPGA 將更大程度的相互融合。 ● EDA 使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為模糊，更 加互為包容：模擬與數(shù)學(xué)、軟件與硬件、系統(tǒng)與器件、 ASIC 與 FPGA、行為與結(jié)構(gòu)等。復(fù)雜可編程邏輯器件已進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用。 ● 全定制芯片。 ● 標(biāo)準(zhǔn)單元 ASIC。 掩模 ASIC 大致可分為門陣列 ASIC、標(biāo)準(zhǔn)單元 ASIC 和全定制 ASIC。 EDA 技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)， IC 版圖設(shè)計(jì)技術(shù)、 ASIC 測試和封裝技術(shù)、 FPGA/CPLD 編程下載技術(shù)、自動測試技術(shù)等；在計(jì)算機(jī)輔助功能方面融合了 CAD、 CAM、 CAT、 CAE 技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念；在現(xiàn)代電子學(xué)方面容納了更多內(nèi)容：電子線路設(shè)計(jì)理論、數(shù)字信號處理技術(shù)等等。集成電路設(shè)計(jì)在不斷地向著超大規(guī)模、極低功耗和超高速的方向發(fā)展；專用集成電路 ASIC（ Application Specific Integrated Circuit） 的設(shè)計(jì)成本不斷降低，在功能上，現(xiàn)代的集成電路已經(jīng)實(shí)現(xiàn)單片電子系統(tǒng) SOC（ System on a Chip） 的功能。它已成為一名電子設(shè)計(jì)者的必備知識。用 VHDL 語言編程實(shí)現(xiàn)，編譯通過后，將其下載到 FPGA 芯片中具體實(shí)現(xiàn)其功能。專用集成電路的設(shè)計(jì)與應(yīng)用必須依靠專門的 EDA 工具 電子設(shè)計(jì)自動化（ EDA）是一個(gè)廣泛的概念，凡在電子設(shè)計(jì)過程中用到計(jì)算機(jī)輔助手段的相關(guān)步驟都可以作為 EDA 的組成部分。 本論文主要研究的是 應(yīng)用一種 硬件描述語言 VHDL，借助 MAX