【正文】 定的預(yù)見(jiàn)性。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。計(jì)數(shù)器的輸出 分別經(jīng)譯碼器送顯示器顯示。 2 數(shù)字鐘設(shè)計(jì)的總體方案 數(shù)字鐘的構(gòu)成 數(shù)字鐘 實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。 數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。忘記了要做的事情，當(dāng)事情不是很重要的時(shí)候，這種遺忘無(wú)傷大雅。尤其在 醫(yī)院，每次護(hù)士都會(huì)給病人作皮試，測(cè)試病人是否對(duì)藥物過(guò)敏。 1． 2 關(guān)于本次設(shè)計(jì) 數(shù)字電子鐘是用數(shù)字集成電路做成的現(xiàn)代計(jì)時(shí)器，與傳統(tǒng)的機(jī)械鐘相比，它具有走時(shí)準(zhǔn)確 (用高穩(wěn)定度石英晶體振蕩器作時(shí)鐘源 )、顯示直觀(guān) (用液晶或熒光七段數(shù)碼管顯示器 )、無(wú)機(jī)械傳動(dòng)裝置等優(yōu)點(diǎn)，因而廣泛用于車(chē)站、碼頭、機(jī)場(chǎng)等公共場(chǎng)所。 本次設(shè)計(jì)第二部分說(shuō)明了 數(shù)字鐘 的 功能框圖，并進(jìn)行了簡(jiǎn)要的說(shuō)明。圖 21所示為數(shù)字鐘的組成框圖。 時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為1MHz，經(jīng)過(guò) 6次十分頻就可以得到秒脈沖信號(hào)。 現(xiàn)代集成電路制造工藝技術(shù)的改進(jìn)，使得在一個(gè)芯片上集成數(shù)十乃至數(shù)百萬(wàn)個(gè)器件成為可能，但我們很難設(shè)想僅由一個(gè)設(shè)計(jì)師獨(dú)立設(shè)計(jì)如此大規(guī)模的電路而不出現(xiàn)錯(cuò)誤。它如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件 描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。 CPLD/FPGA 系統(tǒng)設(shè)計(jì)的工作流程如圖 31（ 2）所示。綜合優(yōu)化時(shí)針對(duì) ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠(chǎng)家綜合庫(kù)的支持下才能完成。 c) 硬件描述語(yǔ)言 硬件描述語(yǔ)言 (HDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門(mén)級(jí)描述方 式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)?？蚣芙Y(jié)構(gòu)能將來(lái)自不同 EDA 廠(chǎng)商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下 ，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開(kāi)發(fā)過(guò)程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。用 COMS與或非門(mén)實(shí)現(xiàn)的時(shí) 或分校時(shí)電路。 本 科 畢 業(yè) 設(shè) 計(jì) 第 8 頁(yè) 共 42 頁(yè) 分頻器電路 由數(shù)字鐘的晶體振蕩器輸出頻率較高，為了得到 1Hz的秒脈沖輸入，需要對(duì)振蕩器的輸出信號(hào)進(jìn)行分頻。“秒”、“分” 、“時(shí)” 計(jì)數(shù)器為 60 秒為 1 分、 60 分為 1 小時(shí)、 24 小石英晶體 振蕩電路 分頻電路 秒信號(hào) 圖 32（ 1） 秒信號(hào)產(chǎn)生電路框圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 9 頁(yè) 共 42 頁(yè) 時(shí)為 1 天的計(jì)數(shù)周期，分別組成兩個(gè)六十進(jìn)制（秒、分）、一個(gè)二十四進(jìn)制（時(shí)）的計(jì)數(shù)器。 (b) 二十四進(jìn)制計(jì)數(shù) 器的接法 個(gè)位為十進(jìn)制計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)數(shù)到 24 時(shí)，即十位為 0010，個(gè)位為 0100 時(shí)，同時(shí)清零，達(dá)到了二十四進(jìn)制計(jì)數(shù)器的目的，即高位的 2Q ,低位的 3Q 送入與非門(mén)做清零信號(hào)，如圖 32（ 4） 二十四進(jìn)制計(jì)數(shù)器。譯碼和數(shù)碼顯示電路是將數(shù)字鐘和計(jì)時(shí)狀態(tài)直觀(guān)清晰地反映出來(lái)，被人們的視覺(jué)器官所接受。共陰極數(shù)碼管則需輸出高電平有效地譯碼去驅(qū)動(dòng)。 14 13 12 11 10 9 8 CC4011 1 2 3 4 5 6 7 VDD 4B 4A 4Y 3Y 3B 3A 1A 1B 1Y 2Y 2A 2B VSS 圖 32（ 6） CC4011 引線(xiàn)排列 本 科 畢 業(yè) 設(shè) 計(jì) 第 12 頁(yè) 共 42 頁(yè) 圖 32（ 7）譯碼器外引線(xiàn)排列 圖 32（ 8） 二極管示意圖 圖 32（ 9） 譯碼顯示器和顯示數(shù)碼管 校時(shí)電路 實(shí)際的數(shù)字鐘表電路由于秒信號(hào)的精確性不可能做到完全（絕對(duì)）準(zhǔn)確無(wú)誤，加之電路中其他原因，數(shù)字鐘總會(huì)產(chǎn)生走時(shí)誤差的現(xiàn)象。綜上所述，可以得到如圖 41 所示的流程圖。與原先的 MAX+PLUSⅡ 相比，它具有更強(qiáng)大的功能，能夠適應(yīng)更大規(guī)模、更復(fù)雜的可編程邏輯器件的開(kāi)發(fā)。 d) 具有開(kāi)放的界面。 g) 提供強(qiáng)大的在線(xiàn)幫助。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。在設(shè)計(jì)過(guò)程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。 43（ 8）六個(gè)數(shù)碼管動(dòng)態(tài)掃描時(shí)間的仿真驗(yàn)證 六選一控制電路元件符號(hào)如圖 43（ 9）： 圖 43（ 9） 六選一控制電路元件符號(hào) 實(shí)體名： sel 功能：實(shí)現(xiàn)六個(gè)數(shù)碼顯示管掃描顯示 接 口： clk時(shí)鐘輸入 qin1第一個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin2第二個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin3第三個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin4第四個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 本 科 畢 業(yè) 設(shè) 計(jì) 第 23 頁(yè) 共 42 頁(yè) qin5第五個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin6第六個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 sel位選信號(hào)輸出 7段譯碼顯示 6個(gè)數(shù)碼管要正常顯示，關(guān)鍵在于位選信號(hào)和數(shù)碼管的一一對(duì)應(yīng)。 輸出 LED七段譯碼 end decode47。 顯示 6 0001111 when 0111。其時(shí)鐘頂層設(shè)計(jì)原理圖如圖 43（ 15）： 圖 43（ 15） 頂層原理圖 5 組裝與調(diào)試 在試驗(yàn)板上組裝電子鐘時(shí)，應(yīng)嚴(yán)格按圖連接引腳，注意走線(xiàn)整齊，布局合理，器件的懸空端，清 0 端，置 1 端要正確處理。因?yàn)?CC4518 內(nèi)含有兩個(gè)同步十進(jìn)制計(jì)數(shù)器， CC4011 內(nèi)含有四個(gè) 2輸入與非門(mén)，因此分別用一片 CC4518 和 CC4011就夠了。數(shù)字鐘的設(shè)計(jì)與制作可以進(jìn)一步加深對(duì)數(shù)字電路的了解，通過(guò)本 次電子電路的設(shè)計(jì)，為數(shù)字電路的制作提供思路。即要在性能上面比較，又要在是否經(jīng)濟(jì)合算上面對(duì)比。 通過(guò)這 次學(xué)習(xí)，讓我對(duì)各種電路都有了大概的了解，但是由于時(shí)間方面的原因，我們沒(méi)有完全按照最初的要求嚴(yán)格來(lái)做，因而還有很多問(wèn)題我們沒(méi)有發(fā)現(xiàn)，也還有很多知識(shí)我們沒(méi)有接觸到。 這對(duì)于我以后的工作和學(xué)習(xí)都有一種巨大的幫助，感謝他耐心的輔導(dǎo)。 end fen1。139。 本 科 畢 業(yè) 設(shè) 計(jì) 第 32 頁(yè) 共 42 頁(yè) end case。 entity fen100 is port(clk:in std_logic。)then t:=0。039。 use 。 end fen60。 if tem2=0101 then tem2=0000。 end if。 use 。 architecture fun of fen24 is 本 科 畢 業(yè) 設(shè) 計(jì) 第 35 頁(yè) 共 42 頁(yè) signal tem1:std_logic_vector(3 downto 0)。 carry=39。 else tem1=tem1+1。 library ieee。 qin3:in std_logic_vector(3 downto 0)。 begin if(rst=39。 case t is when 0=qout=qin1。 when 4=qout=qin4。 when others=qout=0000。 use 。 顯示 2 qout=0000110 when 0011。 end fun。 end clock。 end ponent。 rst:in std_logic。 秒鐘低位輸入 qin2:in std_logic_vector(3 downto 0)。 ponent decode47 is port(qin:in std_logic_vector(3 downto 0)。 u3:fen60 port map(c1=clk,rst=rst,qout1=q1(3 downto 0),qout2=q2(3 downto 0),carry=c3)。電路的信號(hào)輸入由晶振電路產(chǎn)生 。 u7:decode47 port map(q7=qin(3 downto 0),qout=dout(6 downto 0))。 signal q1,q2,q3,q4,q5,q6:std_logic_vector(3 downto 0)。 小時(shí)低位輸入 qin6:in std_logic_vector(3 downto 0)。 end ponent。 qout2:out std_logic_vector(3 downto 0)。 end ponent。 use 。 顯示 6 qout=0001111 when 0111。 輸出 LED 七段譯碼 end decode47。 end process。 when 6=qout=qin5。 when 2=qout=1111。 qout=0000。 qout:out std_logic_vector(3 downto 0)。 entity sel is port(clk:in std_logic。 qout1=tem1。 if tem1=1001 then tem1=0000。)then tem1=0010。 qout1:out std_logic_vector(3 downto 0)。 end process。 carry=39。039。 rst:in std_logic。 end if。 then if t=counter_len then t:=0。 architecture fun of fen100 is constant counter_len:integer:=23999。 library ieee。 case t is when 0 to counter_len/2=qout=39。039。 use 。在設(shè)計(jì)、試驗(yàn)測(cè)試等過(guò)程中，武老師提供了大量的專(zhuān)業(yè)知識(shí)，給予了熱情的指導(dǎo)。最后找出最適合的設(shè)計(jì)方案。首先深入的了解了 數(shù)字邏輯的一些基本知識(shí)，了解了設(shè)計(jì)電路的程序，以及數(shù)字鐘的原理與設(shè)計(jì)理念 。其次安裝的是晶體振蕩電路。它是由十進(jìn)制加法計(jì)數(shù)器 CC451 BCD7段鎖存譯碼 /驅(qū)動(dòng)器 CC4511 和 LED 七段數(shù)碼管組成。 end fun。 顯示 2 0000110 when 0011。 use 。與一般的標(biāo)準(zhǔn)計(jì)數(shù)器不同的是秒、分、時(shí)計(jì)數(shù)模塊中分別添加了調(diào)節(jié)秒、分和小時(shí)的功能，即當(dāng) clk 的上升沿到來(lái)時(shí)，分別調(diào)節(jié) qin的高低電平， 就可達(dá)到調(diào)整秒、分、小時(shí)的目的。 (4) VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采用 VHDL 語(yǔ)言描述硬件電路時(shí) , 設(shè) 計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。此外 ,VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電 路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語(yǔ)言所不能比擬的。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 QuartusⅡ 支持三種 HDL 輸入、包括被列入 IEEE 標(biāo)準(zhǔn)的 VHDL（ 1987 版和 1993 版）和 Verilog HDL（ 1995 版和 2020 版）以及 Altera 公司自己開(kāi)發(fā)的 AHDL。 QuartusⅡ 開(kāi)發(fā)系統(tǒng)的核心 — 編譯器(piler)不僅支持 Altera 公司原來(lái)的 MAX 和 FLEX 等系列的可編程邏輯器件，而且還支持 APEX、 Excalibur、 Mercury、 Stratix、 Cyclone 等新的器件系列，提供了一個(gè)真正與器件結(jié)構(gòu)無(wú)關(guān)的可編程邏輯開(kāi)發(fā)環(huán)境。 編程工具 QuartusⅡ EDA 開(kāi)發(fā)工具是指以計(jì)算機(jī)硬件和系統(tǒng)軟件為工作平臺(tái)，匯集了計(jì)算機(jī)圖學(xué)、拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以及人工智能等多種計(jì)算機(jī)應(yīng)用學(xué)科的最新成果而開(kāi)發(fā)出來(lái)的用于電子系統(tǒng)自動(dòng)化設(shè)計(jì)的應(yīng)用軟件。 本 科 畢 業(yè) 設(shè) 計(jì) 第 13 頁(yè) 共 42 頁(yè) 4 電路的軟件設(shè)計(jì) 程序的流程圖 VHDL 語(yǔ)