【正文】 圖 總接線元件布局簡(jiǎn)圖 整個(gè)數(shù)字鐘由時(shí)間計(jì)數(shù)電路、晶體振蕩電路、校正電路、整點(diǎn)報(bào)時(shí) 電路組成。 begin u1:fen1 port map(clk=clk,rst=rst,qout=c1)。 sel: out std_logic_vector(7 downto 0))。1Hz rst:in std_logic。 end ponent。 rst:in std_logic。 rst:in std_logic。 顯示 8 qout=0000100 when 1001。 顯示 0 qout=1001111 when 0001。 本 科 畢 業(yè) 設(shè) 計(jì) 第 38 頁(yè) 共 42 頁(yè) library ieee。 when 7=qout=qin6。 when 3=qout=qin3。 else t:=t+1。 end sel。 qin1:in std_logic_vector(3 downto 0)。 本 科 畢 業(yè) 設(shè) 計(jì) 第 36 頁(yè) 共 42 頁(yè) end process。 else tem2=tem2+1。 elsif (rising_edge(clk)) then if(tem2=0010 and tem1=0011)then tem1=0000。 carry:out std_logic)。 library ieee。 end if。 tem2=0000。 qout2:out std_logic_vector(3 downto 0)。 end fun。 end if。 begin if(rst=39。 use 。 when others=qout=39。 elsif clk39。 rst:in std_logic。 本次畢業(yè)設(shè)計(jì)中，我從 老師身上學(xué)到了很多東西 。將書本上面學(xué)到的知識(shí)和實(shí)際應(yīng)用相結(jié)合，我們 會(huì) 發(fā)現(xiàn)比如說一個(gè)加法計(jì)數(shù)器的基本功能是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算，但同時(shí)，我們也可以將它作為一個(gè)分頻器來使用。而是應(yīng)該先進(jìn)行可行性論證。其中絕大部分是數(shù)字部分、邏輯門電路、數(shù)字邏輯表達(dá)式、計(jì)算真值表與邏輯函數(shù)間的關(guān)系、編碼器、譯碼器顯示等基本原理。需要注意的是， CC4511 正常工作時(shí)為高電平， LE應(yīng)為低電平。流程圖如圖 43（ 13） ： 開 始 rst 0 t 為 0 clk=1 t 23999 t=0 其它 t 自動(dòng)加一 0 到 23999/2 結(jié) 束 t 輸出 0 輸出 1 其它 圖 43（ 13） 六個(gè)數(shù)碼管動(dòng)態(tài)掃描的流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 26 頁(yè) 共 42 頁(yè) 六個(gè)數(shù)碼管動(dòng)態(tài)掃描的元件符號(hào)圖如圖 43（ 14） 。 顯示 4 0100100 when 0101。 entity decode47 is port(qin:in std_logic_vector(3 downto 0)。 60進(jìn)制計(jì)數(shù)器的流程圖如圖 43（ 1）： 開 始 rst 0 輸出 0000 0000 clk=1 tem1 1001 秒低位變?yōu)?0 tem2 0101 秒高位變?yōu)?0，向分個(gè)位進(jìn)一 秒高位自動(dòng)加一，不向分進(jìn)位 其它 其它 秒低位自動(dòng)加一 tem1的值賦給秒低位， tem2 的值賦給秒高位 結(jié) 束 圖 43（ 1） 60 進(jìn)制計(jì)數(shù)器流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 18 頁(yè) 共 42 頁(yè) 60進(jìn)制秒計(jì)數(shù)器和分鐘計(jì)數(shù)器邏輯仿真圖如 圖 43（ 2） ： 圖 43（ 2） 60進(jìn)制計(jì)數(shù)器邏輯仿真圖 60進(jìn)制計(jì)數(shù)器的元件符號(hào)如圖 43（ 3） ： 圖 43（ 3） 60進(jìn)制計(jì)數(shù)器元件符號(hào) 功能： 60進(jìn)制計(jì)數(shù)器 接口： clk時(shí)鐘輸入 qout1個(gè)位 BCD輸出 qout2十位 BCD輸出 carry進(jìn)位輸出信號(hào) 本 科 畢 業(yè) 設(shè) 計(jì) 第 19 頁(yè) 共 42 頁(yè) 小時(shí)計(jì)數(shù)器 24進(jìn)制計(jì)數(shù)器 的流程圖如圖 43（ 4） ： 開 始 rst 0 輸出 0001 0010 clk=1 tem3， tem4 tem4=0010 輸出 0000 0000，向時(shí)低位進(jìn)一 tem3 1001 tem3=0000 tem3 自動(dòng)加一，不向分進(jìn)位 其它 其它 不向前進(jìn)位 tem3的值賦給分低位， tem4 的值賦給分高位 結(jié) 束 圖 43（ 4） 24 進(jìn)制計(jì)數(shù)器流程圖 tem3=0011 tem4 tem4=0000 1001 tem4 自動(dòng)加一，不向分進(jìn)位 其它 本 科 畢 業(yè) 設(shè) 計(jì) 第 20 頁(yè) 共 42 頁(yè) 小時(shí)計(jì)數(shù)器邏輯仿真圖如 圖 43（ 5） ： 圖 43（ 5） 24進(jìn)制計(jì)數(shù)器邏輯仿真圖 24進(jìn)制計(jì)數(shù)器元件符號(hào)如圖 43（ 6）： 圖 43（ 6） 24進(jìn)制計(jì)數(shù)器元件符號(hào) 實(shí)體名： fen24 功能： 24進(jìn)制計(jì)數(shù)器 接口： clk時(shí)鐘輸入 qout1個(gè)位 BCD輸出 qout2十位 BCD輸出 carry進(jìn)位信號(hào)輸出 本 科 畢 業(yè) 設(shè) 計(jì) 第 21 頁(yè) 共 42 頁(yè) 六選一的控制電路 六選一控制電路的 流程圖如圖 43（ 7） ： 開 始 rst 0 clk=1 t 7 t 變?yōu)?0 其它 t=0 時(shí)輸出 qin1 的 值， sel為 11111110； t=1 時(shí)輸出 qin2 的值， sel為 11111101； t=2 時(shí)輸出 1111， sel為 11111011； t=3 時(shí)輸出 qin3 的值， sel為 11110111； t=4 時(shí)輸出 qin4 的值， sel為 11101111； t=5 時(shí)輸出 1111， sel為 11011111； t=6 時(shí)輸出 qin5 的值， sel為 10111111； t=7 時(shí)輸出 qin6 的值， sel為 01111111； t=其他時(shí)輸出 0000， sel為 11111111 結(jié) 束 圖 43（ 7） 六選一控制電路流程圖 t為 0； sel為 11111110。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 QuartusⅡ 提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括一些基本的邏輯單元（如邏輯門、觸發(fā)器等）、 74 系列的器件和多種參數(shù)化的邏 輯宏功能 (megafunction)模塊（如乘法器、 FIFO、 RAM 等）。 c) 完全集成化。如果沒有 EDA 工具的支持，想要完成大規(guī)模、超大規(guī)模集成電路或復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)是不可想象的。如果 reset 為高 電平，系統(tǒng)可以正常工作，此時(shí)，秒從零開始計(jì)時(shí)，當(dāng)秒計(jì)數(shù)器計(jì)滿 60 秒時(shí)，輸出秒進(jìn) 位信號(hào)，送計(jì)分電路；當(dāng)分計(jì)數(shù)器計(jì)滿 60分時(shí)，輸出分進(jìn)位信號(hào)，送計(jì)時(shí)電路：當(dāng)時(shí)計(jì)數(shù)器計(jì)滿 24 或 12小時(shí)后，時(shí)、分、秒計(jì)數(shù)器同時(shí)自動(dòng)復(fù) 0。七段顯示數(shù)碼管的外部引線排列見 圖 32（ 7）和 32（ 8） 。共陰極數(shù)碼管與共陽(yáng)極數(shù)碼管相反，七個(gè)發(fā)光二極管的陰極接在一起，而陽(yáng)極是獨(dú)立的。 CP Q1 Q2 Q3 Q4 2EN(1Q4) 1 0 1 1 圖 32（ 5） 計(jì)數(shù)器狀態(tài) 0 本 科 畢 業(yè) 設(shè) 計(jì) 第 11 頁(yè) 共 42 頁(yè) 譯碼顯示電路 數(shù)碼管是數(shù)碼顯示器的俗稱。因?yàn)椋寒?dāng)4Q , 1Q 不同時(shí)為 1， Y 為 1； 當(dāng) 4Q , 1Q 同時(shí)為 1 時(shí)， Y為 0，同時(shí)計(jì)數(shù)器到 9后自動(dòng)清零，這時(shí) Y 又變?yōu)?1，即出現(xiàn)了一個(gè)上升沿。如圖 32（ 2） 所示。因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。選擇 LED數(shù)碼管作為顯示單元電路。 d) EDA 系 統(tǒng)框架結(jié)構(gòu) EDA 系統(tǒng)框架結(jié)構(gòu) (Framework)是一套配置和使用 EDA 軟件包的規(guī)范。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。這一步適用于大型設(shè)計(jì)，一般情況下，這一步仿真步驟可略去。這3種可編程電路是：可編程邏輯模塊（ CLB）、輸入 /輸出模塊（ IOB）和互連資源（ IR）。目前， EDA 技術(shù)的發(fā)展使得設(shè)計(jì)師有可能實(shí)現(xiàn)真正的自頂向下的設(shè)計(jì)。然后，用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。?jì)時(shí)出現(xiàn)誤差時(shí) 可以用校時(shí)電路校時(shí)、校分。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電 路，同時(shí)標(biāo)準(zhǔn)的 1HZ時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué)、方便、新穎、有趣、直觀、設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高、理論與實(shí)踐結(jié)合緊密、體積小、容量大、 I/O 口豐富、易編程和加 本 科 畢 業(yè) 設(shè) 計(jì) 第 2 頁(yè) 共 42 頁(yè) 密等特點(diǎn)，并且它還具有開放的界面，豐富的設(shè)計(jì)庫(kù)，模塊化的工具以及 LPM 定制等優(yōu)良特性，應(yīng)用非常方便。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電 氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化 為基礎(chǔ)的。但 是，一旦重要事情，一時(shí)的耽誤可能釀成大禍。例如，許多火災(zāi)都是由于人們一時(shí)忘記了關(guān)閉煤氣或是忘記充電時(shí)間。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。因此本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。 在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘使能信號(hào)、時(shí)鐘清零信號(hào)。由于設(shè)計(jì)的主要仿真和調(diào) 試過程是在高層次上完成的，這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，又減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。 圖 31（ 1） TOP_DOWN 設(shè)計(jì)思想 b) FPGA 概述 FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array）的簡(jiǎn)稱， FPGA 幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡(jiǎn)單的 74電路?？删幊踢壿嬆K CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的借口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開關(guān)，它們將各個(gè) CLB 之間或 CLB、 IOB 之間以及 IOB 之間連接起來，構(gòu)成特定功能的電路。 5．利用綜合器對(duì) VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層 次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA 中。目前主要的EDA 系統(tǒng)都建立了框架結(jié)構(gòu)，如 Cadence 公司的 DesignFramework 和 Mentor 公司的FalconFramework，而且這些框架結(jié)構(gòu)都遵守國(guó)際 CFI 組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。由 CD4511把輸進(jìn)來的二進(jìn)制信號(hào)翻譯成十進(jìn)制數(shù)字，再由數(shù)碼管顯示出來。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框 圖如圖 32（ 1）。 圖 32（ 2） 分頻電路 時(shí)間計(jì)數(shù)電路 秒脈沖信號(hào)經(jīng)過各級(jí)計(jì)數(shù)器，分別得到“秒”個(gè)位、十位，“分”個(gè)位、十位以及“時(shí)”個(gè)位、十位的計(jì)時(shí)。十位接成六進(jìn)制，利用 1234 =0110 的信號(hào) 本 科 畢