【正文】 碼管的外部引線(xiàn)排列見(jiàn) 圖 32（ 7）和 32（ 8） 。 整點(diǎn)報(bào)時(shí)電路 數(shù)字鐘整點(diǎn)報(bào)時(shí)是最基本的功能之一。如果 reset 為高 電平，系統(tǒng)可以正常工作，此時(shí)，秒從零開(kāi)始計(jì)時(shí)，當(dāng)秒計(jì)數(shù)器計(jì)滿(mǎn) 60 秒時(shí)，輸出秒進(jìn) 位信號(hào)，送計(jì)分電路；當(dāng)分計(jì)數(shù)器計(jì)滿(mǎn) 60分時(shí)，輸出分進(jìn)位信號(hào)，送計(jì)時(shí)電路：當(dāng)時(shí)計(jì)數(shù)器計(jì)滿(mǎn) 24 或 12小時(shí)后，時(shí)、分、秒計(jì)數(shù)器同時(shí)自動(dòng)復(fù) 0。 CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語(yǔ)言和編程工具。如果沒(méi)有 EDA 工具的支持，想要完成大規(guī)模、超大規(guī)模集成電路或復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)是不可想象的。 QuartusⅡ 既可以工作于“ PC+Microsoft Windows 操作系統(tǒng)”或“ PC+Red Hat Linux 操作系統(tǒng)”上，又可以在多種工作站上 運(yùn)行。 c) 完全集成化。 QuartusⅡ 的 Nativelink 特性使其與其 他符合工業(yè)標(biāo)準(zhǔn)的 EDA 工具之間的聯(lián)系更加緊密，用戶(hù)可以直接在QuartusⅡ 開(kāi)發(fā)環(huán)境中調(diào)用其他的 EDA 工具來(lái)完成設(shè)計(jì)輸入、綜合、仿真和定時(shí)分析等工作。 QuartusⅡ 提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括一些基本的邏輯單元（如邏輯門(mén)、觸發(fā)器等）、 74 系列的器件和多種參數(shù)化的邏 輯宏功能 (megafunction)模塊（如乘法器、 FIFO、 RAM 等）。 VHDL 語(yǔ)言 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分 ,及端口 )和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語(yǔ)言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 本 科 畢 業(yè) 設(shè) 計(jì) 第 16 頁(yè) 共 42 頁(yè) VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu) , 只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。 既支持模塊化設(shè)計(jì)方法 , 也支持層次化設(shè)計(jì)方法。 VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶(hù)定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。 由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線(xiàn)的標(biāo)準(zhǔn)硬件描述語(yǔ)言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計(jì)的工作量 , 縮短開(kāi)發(fā)周期。 60進(jìn)制計(jì)數(shù)器的流程圖如圖 43（ 1）： 開(kāi) 始 rst 0 輸出 0000 0000 clk=1 tem1 1001 秒低位變?yōu)?0 tem2 0101 秒高位變?yōu)?0，向分個(gè)位進(jìn)一 秒高位自動(dòng)加一，不向分進(jìn)位 其它 其它 秒低位自動(dòng)加一 tem1的值賦給秒低位， tem2 的值賦給秒高位 結(jié) 束 圖 43（ 1） 60 進(jìn)制計(jì)數(shù)器流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 18 頁(yè) 共 42 頁(yè) 60進(jìn)制秒計(jì)數(shù)器和分鐘計(jì)數(shù)器邏輯仿真圖如 圖 43（ 2） ： 圖 43（ 2） 60進(jìn)制計(jì)數(shù)器邏輯仿真圖 60進(jìn)制計(jì)數(shù)器的元件符號(hào)如圖 43（ 3） ： 圖 43（ 3） 60進(jìn)制計(jì)數(shù)器元件符號(hào) 功能： 60進(jìn)制計(jì)數(shù)器 接口： clk時(shí)鐘輸入 qout1個(gè)位 BCD輸出 qout2十位 BCD輸出 carry進(jìn)位輸出信號(hào) 本 科 畢 業(yè) 設(shè) 計(jì) 第 19 頁(yè) 共 42 頁(yè) 小時(shí)計(jì)數(shù)器 24進(jìn)制計(jì)數(shù)器 的流程圖如圖 43（ 4） ： 開(kāi) 始 rst 0 輸出 0001 0010 clk=1 tem3， tem4 tem4=0010 輸出 0000 0000，向時(shí)低位進(jìn)一 tem3 1001 tem3=0000 tem3 自動(dòng)加一，不向分進(jìn)位 其它 其它 不向前進(jìn)位 tem3的值賦給分低位， tem4 的值賦給分高位 結(jié) 束 圖 43（ 4） 24 進(jìn)制計(jì)數(shù)器流程圖 tem3=0011 tem4 tem4=0000 1001 tem4 自動(dòng)加一，不向分進(jìn)位 其它 本 科 畢 業(yè) 設(shè) 計(jì) 第 20 頁(yè) 共 42 頁(yè) 小時(shí)計(jì)數(shù)器邏輯仿真圖如 圖 43（ 5） ： 圖 43（ 5） 24進(jìn)制計(jì)數(shù)器邏輯仿真圖 24進(jìn)制計(jì)數(shù)器元件符號(hào)如圖 43（ 6）： 圖 43（ 6） 24進(jìn)制計(jì)數(shù)器元件符號(hào) 實(shí)體名： fen24 功能： 24進(jìn)制計(jì)數(shù)器 接口： clk時(shí)鐘輸入 qout1個(gè)位 BCD輸出 qout2十位 BCD輸出 carry進(jìn)位信號(hào)輸出 本 科 畢 業(yè) 設(shè) 計(jì) 第 21 頁(yè) 共 42 頁(yè) 六選一的控制電路 六選一控制電路的 流程圖如圖 43（ 7） ： 開(kāi) 始 rst 0 clk=1 t 7 t 變?yōu)?0 其它 t=0 時(shí)輸出 qin1 的 值， sel為 11111110； t=1 時(shí)輸出 qin2 的值， sel為 11111101； t=2 時(shí)輸出 1111， sel為 11111011； t=3 時(shí)輸出 qin3 的值， sel為 11110111； t=4 時(shí)輸出 qin4 的值， sel為 11101111； t=5 時(shí)輸出 1111， sel為 11011111； t=6 時(shí)輸出 qin5 的值， sel為 10111111； t=7 時(shí)輸出 qin6 的值， sel為 01111111； t=其他時(shí)輸出 0000， sel為 11111111 結(jié) 束 圖 43（ 7） 六選一控制電路流程圖 t為 0； sel為 11111110。其譯碼器 VHDL源程序如下 ： library ieee。 entity decode47 is port(qin:in std_logic_vector(3 downto 0)。 顯示 0 1001111 when 0001。 顯示 4 0100100 when 0101。 顯示 8 0000100 when 1001。流程圖如圖 43（ 13） ： 開(kāi) 始 rst 0 t 為 0 clk=1 t 23999 t=0 其它 t 自動(dòng)加一 0 到 23999/2 結(jié) 束 t 輸出 0 輸出 1 其它 圖 43（ 13） 六個(gè)數(shù)碼管動(dòng)態(tài)掃描的流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 26 頁(yè) 共 42 頁(yè) 六個(gè)數(shù)碼管動(dòng)態(tài)掃描的元件符號(hào)圖如圖 43（ 14） 。 接通電源逐步調(diào)整 如果出現(xiàn)錯(cuò)誤，可先檢查各芯片的電源線(xiàn)是否接上，并保證有正常的工作電壓。需要注意的是， CC4511 正常工作時(shí)為高電平， LE應(yīng)為低電平。觀察在 CP作用下（ CP為1Hz 可直接由實(shí)驗(yàn)箱連續(xù)脈沖輸出端提供）輸出端發(fā)光二極管 的狀態(tài)變化情況，驗(yàn)證是否為六十進(jìn)制計(jì)數(shù)器。其中絕大部分是數(shù)字部分、邏輯門(mén)電路、數(shù)字邏輯表達(dá)式、計(jì)算真值表與邏輯函數(shù)間的關(guān)系、編碼器、譯碼器顯示等基本原理。有時(shí)候畫(huà)的線(xiàn)和其他線(xiàn)重合時(shí)會(huì)看不到，有時(shí)明明連得是這個(gè)端點(diǎn)，一移動(dòng)卻連到另外的端點(diǎn)上了，再加上電路很大，顯示器的界面寬度又有限，所以做起來(lái)有點(diǎn)麻煩，一旦弄不好就要重新來(lái)過(guò)，這個(gè)時(shí)候就要求我們要有足夠的耐心了。而是應(yīng)該先進(jìn)行可行性論證。但是其中的某個(gè)元器件卻很難買(mǎi)到，或者價(jià)格很高。將書(shū)本上面學(xué)到的知識(shí)和實(shí)際應(yīng)用相結(jié)合，我們 會(huì) 發(fā)現(xiàn)比如說(shuō)一個(gè)加法計(jì)數(shù)器的基本功能是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法運(yùn)算，但同時(shí)，我們也可以將它作為一個(gè)分頻器來(lái)使用。所以說(shuō)，坐而言不如立而行，對(duì)于這些電路還是應(yīng)該自己動(dòng)手實(shí)際操作才會(huì)有深刻理解。 本次畢業(yè)設(shè)計(jì)中，我從 老師身上學(xué)到了很多東西 。 use 。 rst:in std_logic。 begin process(clk,rst) variable t:integer range 0 to counter_len。 elsif clk39。 else t:=t+1。 when others=qout=39。 end process。 use 。 qout:out std_logic)。 begin if(rst=39。event and clk=39。 end if。139。 end fun。 use 。 qout2:out std_logic_vector(3 downto 0)。 signal tem2:std_logic_vector(3 downto 0)。 tem2=0000。139。 end if。 qout2=tem2。 library ieee。 entity fen24 is port(clk:in std_logic。 carry:out std_logic)。 begin process(clk,rst) begin if(rst=39。 elsif (rising_edge(clk)) then if(tem2=0010 and tem1=0011)then tem1=0000。 else carry=39。 else tem2=tem2+1。 end if。 本 科 畢 業(yè) 設(shè) 計(jì) 第 36 頁(yè) 共 42 頁(yè) end process。 use 。 qin1:in std_logic_vector(3 downto 0)。 qin5:in std_logic_vector(3 downto 0)。 end sel。)then t:=0。 else t:=t+1。 when 1=qout=qin2。 when 3=qout=qin3。 when 5=qout=1111。 when 7=qout=qin6。 end case。 本 科 畢 業(yè) 設(shè) 計(jì) 第 38 頁(yè) 共 42 頁(yè) library ieee。 entity decode47 is port(qin:in std_logic_vector(3 downto 0)。 顯示 0 qout=1001111 when 0001。 顯示 4 qout=0100100 when 0101。 顯示 8 qout=0000100 when 1001。 use 。 rst:in std_logic。 rst:in std_logic。 rst:in std_logic。 rst:in std_logic。 end ponent。 qout2:out std_logic_vector(3 downto 0)。1Hz rst:in std_logic。 分鐘低位輸入 qin4:in std_logic_vector(3 downto 0)。 sel: out std_logic_vector(7 downto 0))。 輸出 LED 七段譯碼 end ponent。 begin u1:fen1 port map(clk=clk,rst=rst,qout=c1)。 u5:fen24 port map(c4=clk,rst=rst,qout1=q5(3 downto 0),qout2=q6(3 downto 0),carry=carry)。 圖 總接線(xiàn)元件布局簡(jiǎn)圖 整個(gè)數(shù)字鐘由時(shí)間計(jì)數(shù)電路、晶體振蕩電路、校正電路、整點(diǎn)報(bào)時(shí) 電路