【正文】 言進(jìn)行電路設(shè)計(jì)的最大優(yōu)點(diǎn)是其與工藝無(wú)關(guān)性，只需要根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路，并且，在 EDA 工具的支持下，把邏輯驗(yàn)證與具體工藝庫(kù)相匹配， 為了能更方便、簡(jiǎn)單地編程，本設(shè)計(jì)先畫(huà)出程序的數(shù)據(jù)流向，即流程圖，然后再根據(jù)流程圖來(lái)編寫(xiě)程序。每組（四個(gè)）輸出的計(jì)數(shù)狀態(tài)都按 BCD代碼以高低電平來(lái)表現(xiàn)。半導(dǎo)體數(shù)碼管有共陽(yáng)極和共陰極兩種類(lèi)型。 各功能模塊中用到的門(mén)電路可以采用 4011（四 2 輸入與非門(mén)）來(lái)實(shí)現(xiàn)，其外部引線(xiàn)排列見(jiàn)圖 32（ 6） 所示。選取 CC4518 和與非門(mén)CC451采用反饋復(fù)位法構(gòu)成的六十進(jìn)制和二十四進(jìn)制加法計(jì)數(shù)器電路分別見(jiàn)圖 32（ 3）和圖 32（ 4） 所示。CD4060在數(shù)字集成電路中可實(shí)現(xiàn)的分頻次 數(shù)最高，而且 CD4060還包含振蕩電路所需的非門(mén)，是用更為方便。 晶體振蕩電路 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精確度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。以 10進(jìn)制計(jì)數(shù)器 74HC390來(lái)實(shí)現(xiàn)時(shí)間計(jì)數(shù)單元的計(jì)數(shù)功能。為了克 本 科 畢 業(yè) 設(shè) 計(jì) 第 7 頁(yè) 共 42 頁(yè) 服以上不足， 1985 年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語(yǔ)言 VHDL。 8．在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： (a)適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真 模型；（ c）器件編程文件。 3．將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL 文件。 FPGA 具有掩膜可編程門(mén)陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。 對(duì)于設(shè)計(jì)開(kāi)發(fā)整機(jī)電子產(chǎn)品的單位和個(gè)人來(lái)說(shuō)，新產(chǎn)品的開(kāi)發(fā)總是從系統(tǒng)設(shè)計(jì)入手，先進(jìn)行方案的總體論證、功能描述、任務(wù)和指標(biāo)的分配。 a)“自頂向下”的設(shè)計(jì)方法 “自頂向下”這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。秒計(jì)數(shù)器滿(mǎn) 60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿(mǎn) 60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“ 24翻 1”規(guī)律 計(jì)數(shù)。最 后，對(duì)本設(shè)計(jì)進(jìn)行了系統(tǒng)測(cè)試和結(jié)果分析 。 用 Altera 公司的開(kāi)發(fā)平臺(tái) QUARTUSⅡ 來(lái)仿真，最后下載到EP1K100QC2083 器件中進(jìn)行驗(yàn)證。隨時(shí)提醒這些容易忘記時(shí)間的人。 時(shí)間對(duì)人們來(lái)說(shuō)總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當(dāng)前的時(shí)間。注射后，一般等待 5分鐘，一旦超時(shí)，所作的皮試試驗(yàn)就會(huì)無(wú)效。在控制系統(tǒng)中，也常用作定時(shí)器時(shí)鐘源。另外，本設(shè)計(jì)還說(shuō)明了 EDA設(shè)計(jì)的基本方法、 Verilog HDL設(shè)計(jì)的流程和 EDA工具等。主要包括時(shí)間基準(zhǔn)電路、計(jì)數(shù)器電路、控制電路、譯碼和顯示電路。譯碼顯示電路由七段譯碼器完成，顯示由 LED數(shù)碼管構(gòu)成。利用層次化、結(jié)構(gòu)化的設(shè)計(jì)方法，一個(gè)完整的硬件設(shè)計(jì)任務(wù)首先由總設(shè)計(jì)師劃分為若干個(gè)可操作的模塊，編制出相應(yīng)的模型（行為的或結(jié)構(gòu)的），通過(guò)仿真 本 科 畢 業(yè) 設(shè) 計(jì) 第 4 頁(yè) 共 42 頁(yè) 加以驗(yàn)證后，再把這些模塊分配給下一層的設(shè)計(jì)師，這就允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)一個(gè)硬件系統(tǒng)中的不 同模塊，其中每個(gè)設(shè)計(jì)者負(fù)責(zé)自己所承擔(dān)的部分；而由上一層設(shè)計(jì)師對(duì)其下層設(shè)計(jì)者完成的設(shè)計(jì)用行為級(jí)上層模塊對(duì)其所做的設(shè)計(jì)進(jìn)行驗(yàn)證。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB 完成以后，利用 FPGA 的在線(xiàn)修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 系統(tǒng)劃分（ 1） VHDL 代碼或圖形方式輸入（ 2） 編譯器（ 3） 代碼級(jí)功能仿真（ 4） 綜合器（ 5） 仿真綜合庫(kù) 適配前時(shí)序仿真（ 6） 適配器（ 7） 適配后仿真模型（ 8） 器件編程文件（ 8） 適配報(bào)告（ 8） 適配后時(shí)序仿真 CPLD/FPGA實(shí)現(xiàn) ASIC 實(shí)現(xiàn) 圖 31（ 2） CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 本 科 畢 業(yè) 設(shè) 計(jì) 第 6 頁(yè) 共 42 頁(yè) 流程說(shuō)明： 1．工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)化分。 6．利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。例如一個(gè) 32 位的加法器，利用圖形輸入軟件需要輸入 500至 1000 個(gè)門(mén)，而利用 VHDL 語(yǔ)言只需要書(shū)寫(xiě)一行“ A=B＋ C”即可。 系統(tǒng)實(shí)現(xiàn) 本次實(shí)現(xiàn)系統(tǒng)的環(huán)境如下： 1) 硬件： Acer TraveIMate 2) 系統(tǒng)： WindowsXP 3) 軟件： Altera公司的 QUARTUSII 。該電路還有在整點(diǎn)前 10秒鐘內(nèi)開(kāi)始整點(diǎn)報(bào)時(shí)的功能。實(shí)現(xiàn)分頻器的電路是計(jì)數(shù)器電路，一般采用多級(jí)二進(jìn)制計(jì)數(shù)器來(lái)實(shí)現(xiàn)。它們都可以用兩個(gè)“二 十進(jìn)制”計(jì)數(shù)器來(lái)實(shí)現(xiàn)。 在這兩個(gè)電路中，計(jì)數(shù)器的控制脈沖由 CP 端輸入， 1EN 接高電平；計(jì)數(shù)器的控制脈沖由 EN 端輸入，狀態(tài)如圖 32（ 5） 看出：當(dāng)計(jì)數(shù)器的狀態(tài)由 1001 向 0000 轉(zhuǎn)換時(shí)， 1Q4（ 2EN）正好是一個(gè)下降沿，高位的計(jì)數(shù)器開(kāi)始計(jì)數(shù)。顯示器件選用 LED 七段數(shù)碼管。 當(dāng)數(shù)字鐘的計(jì)數(shù)器在 CP 脈沖的作用下，按 60 秒為 1 分、 60 分為 1 小時(shí)， 24 小時(shí)為 1天的計(jì)數(shù)規(guī)律計(jì)數(shù)時(shí)，就應(yīng)將其狀態(tài)顯示成清晰地?cái)?shù)字符號(hào)。因此，電路中就應(yīng)該有校準(zhǔn)時(shí)間功能的電路。 開(kāi) 始 振蕩器分頻消抖Reset? 秒的 clk 分的 clk 時(shí)的 clk 100Hz 信號(hào) 24000 分 頻 1Hz 信號(hào) 40000000 分頻 六 選 一 控制電路 七段譯碼顯示 輸 出 圖 41 數(shù)字鐘流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 14 頁(yè) 共 42 頁(yè) FPGA 開(kāi)發(fā)編程原理 硬件設(shè)計(jì) 需要根據(jù)各種性能指標(biāo)、成本、開(kāi)發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫(huà)出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。 a) 支持多平臺(tái)工作。通過(guò) EDIF 網(wǎng)表文件、參數(shù)畫(huà)模塊庫(kù) (LPM)、 VHDL、 Verilog HDL等形式， QuartusⅡ 可以與 Cadence、 MentorGraphic、 OrCAD、 Synopsys、 Synplicity 本 科 畢 業(yè) 設(shè) 計(jì) 第 15 頁(yè) 共 42 頁(yè) 及 Viewlogic 等許多公司提供的多種 EDA 工具接口。 QuartusⅡ 軟件不僅帶有詳細(xì)的使用說(shuō)明，而且還加強(qiáng)了網(wǎng)絡(luò)功能，使用戶(hù)從軟件內(nèi)部就可以直接通過(guò) Inter 獲得 Altera 公司的技術(shù)支持。 VHDL 語(yǔ)言的特點(diǎn) ： VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。 VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類(lèi)型。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫(kù)中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。將 4bit二進(jìn)制數(shù)譯碼，在 LED上顯示相應(yīng)數(shù)字。 architecture fun of decode47 is begin with qin select qout=0000001 when 0000。 顯示 7 0000001 when 1000。插拔集成芯片時(shí)要用力均勻，避免芯 本 科 畢 業(yè) 設(shè) 計(jì) 第 27 頁(yè) 共 42 頁(yè) 片管腳在插拔過(guò)程中彎曲，折斷。按圖 32（ 3）電路連線(xiàn)，輸出可接發(fā)光二極管。我學(xué)到了很多東西，最重要的是做好一件事的心態(tài)。假如我們?cè)O(shè)計(jì)了一個(gè)性能很好的產(chǎn)品。這對(duì)我們來(lái)說(shuō)也是一個(gè)遺憾 吧 。 還要感謝我們畢業(yè)設(shè)計(jì)小組的所有同學(xué)，正是由于他們的團(tuán)結(jié)互助才能夠?yàn)槲覡I(yíng)造一個(gè)良好的設(shè)計(jì)環(huán)境，再次謝謝所有幫助過(guò)我的人，謝謝！ 本 科 畢 業(yè) 設(shè) 計(jì) 第 30 頁(yè) 共 42 頁(yè) 參 考 文 獻(xiàn) 1 康華光．電子技術(shù)基礎(chǔ) (數(shù)字部分 )第三版．北京：高等教育出版社， 1988 2 孫文杰，等．標(biāo)準(zhǔn)集成電路數(shù)據(jù)手冊(cè) TTL電路（增 補(bǔ)本 )．北京：電子工業(yè)出版社，1994． 9 3 畢滿(mǎn)清，等．電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)．北京：機(jī)械工業(yè)出版社， 1995 4 皇甫正賢．?dāng)?shù)字集成電路基礎(chǔ)．南京（ M）：南京大學(xué)出版社， 2020 5 陳剛，張?zhí)禊i編 . 數(shù)字電子鐘的分析與設(shè)計(jì) . 開(kāi)封；黃河水利職業(yè)技術(shù)學(xué)院 .475004 辦公自動(dòng)化雜志 6 張宏富，龔一光主編．?dāng)?shù)字電子技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū) [MJ]．成都信息工程學(xué)院 7 王毓銀主編．?dāng)?shù)字電路邏輯設(shè)計(jì)．高等教育出版社．《 TTL 數(shù)字集成電路產(chǎn)品手冊(cè)》長(zhǎng)州半導(dǎo)體廠 8 澄非主編．電路與數(shù)字邏輯設(shè)計(jì)實(shí)踐 [M]．東南 大學(xué)出版社 9 彭介華主編．電子技術(shù)課程設(shè)計(jì)指導(dǎo)．高等教育出版社 10 鄧元慶，賈鵬 . 數(shù)字電路與系統(tǒng)設(shè)計(jì) . 西安：西安電子科技大學(xué)出版社， 2020 11 梁延貴 . 現(xiàn)代集成電路實(shí)用手冊(cè)（編碼器、譯碼器、數(shù)據(jù)選擇器、電子開(kāi)關(guān)、電源分冊(cè)） .北京：科學(xué)技術(shù)文獻(xiàn)出版社， 2020 12 陳大欽 .電子技術(shù)基礎(chǔ)實(shí)驗(yàn) .高等教育出版社， 13 焦素敏 . 數(shù)字電子技術(shù)基礎(chǔ) .人民郵電出版社， 14 高吉祥 . 電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) .電子工業(yè)出版社， 2020 15 呂思忠 . 數(shù)字電路實(shí)驗(yàn)與課程設(shè)計(jì) .哈爾濱工業(yè)大學(xué)出版社， 2020 16 Ducan T E,Hu Y,PaskDucan calculus for fractional Brownian motion [J].SIAM O ptin, ,582612 17 Hu Y,? ksendal B,Fractional White Noise and Application to Finance [J].Infinite D in ensional Analysis Quantum Probability and Related Topics, 2020, 本 科 畢 業(yè) 設(shè) 計(jì) 第 31 頁(yè) 共 42 頁(yè) 附錄 程序清單 數(shù)字鐘的 VHDL 語(yǔ)言編程源程序 library ieee。 architecture fun of fen1 is constant counter_len:integer:=39999999。 then if t=counter_len then t:=0。 end if。 rst:in std_logic。 elsif clk39。 when others=qout=39。 use 。 architecture fun of fen60 is signal tem1:std_logic_vector(3 downto 0)。 carry=39。 qout1=tem1。 use 。 signal tem2:std_logic_vector(3 downto 0)。139。 end if。 use 。 qin4:in std_logic_vector(3 downto 0)。039。 sel=11111110。 sel=11101111。 sel=11111111。 use 。 顯示 3 qout=1001100 when 0100。 library ieee。 architecture fun of clock is ponent fen1 is port(clk:in std_logic。 ponent fen60 is port(clk:in std_logic。 qout1:out std_logic_vector(3 downto 0)。 秒鐘高位輸入 qin3:in std_logic_vector(3 downto 0)。 四位二進(jìn)制碼輸入 qout:out std_logic_vector(6 downto 0))。 u4:fen60 port map(c3=clk,rst=rst,qout1=q3(3 downto 0),qout2=q4(3 downto 0),carry=c4)。 本 科 畢 業(yè) 設(shè) 計(jì) 第 42 頁(yè) 共 42 頁(yè) 圖 總接線(xiàn)元件布局簡(jiǎn)圖 。 u6:sel port map 本 科 畢 業(yè) 設(shè) 計(jì) 第 41 頁(yè) 共 42 頁(yè) (c2=c