【正文】 lk,rst=rst,q1=qin1,q2=qin2,q3=qin3,q4=qin4,q5=qin5,q6=qin6, qout=q7(3 downto 0),sel=sel)。 signal c1,c2,c3,c4:std_logic。 分鐘高位輸入 qin5:in std_logic_vector(3 downto 0)。 carry:out std_logic)。 qout1:out std_logic_vector(3 downto 0)。 qout:out std_logic)。 use 。 顯示 5 qout=0100001 when 0110。 四位二進(jìn)制碼輸入 qout:out std_logic_vector(6 downto 0))。 end if。 sel=11011111。 sel=11111101。 sel=11111110。 qin6:in std_logic_vector(3 downto 0)。 use 。 end if。039。039。 rst:in std_logic。 end if。 else tem2=tem2+1。 begin process(clk,rst) begin if (rst=39。 entity fen60 is port(clk:in std_logic。 end case。139。 end fen100。 end fun。 end if。 begin if(rst=39。 use 。 本 科 畢 業(yè) 設(shè) 計(jì) 第 29 頁 共 42 頁 致 謝 本課題的選擇、試驗(yàn)設(shè)計(jì)和論文的撰寫等各個(gè)環(huán)節(jié)，都凝聚了責(zé)令導(dǎo)師的辛勤汗水和大量心血。那么，我們就應(yīng)該要考慮是否采用這個(gè)設(shè)計(jì)的方案。 通過這次對數(shù)字鐘的設(shè)計(jì)，讓我受益 匪 淺。按圖 32（ 4）電路連線驗(yàn)證該電路是否為二十四進(jìn)制計(jì)數(shù)器。按圖 32（ 9）電路在數(shù)字試驗(yàn) 箱上連線。 顯示 9 1111111 when others。 顯示 1 0010010 when 0010。 use 。 本 科 畢 業(yè) 設(shè) 計(jì) 第 17 頁 共 42 頁 功能模塊的 VHDL程序?qū)崿F(xiàn) 秒和分鐘計(jì)數(shù)器 秒、分 計(jì)數(shù)模塊都是 60進(jìn)制的加法計(jì)數(shù)器，時(shí)計(jì)數(shù)模塊是 24進(jìn)制計(jì)數(shù)器。 (3) VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 : 對于同一個(gè)硬件電路的 VHDL 語言描述 , 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。同時(shí) , 它還具有多層次的電路設(shè)計(jì)描述功能。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 e) 支持硬件描述語言。 b) 提供與器件結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境。編程語言主要有 VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家 Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、Modelsim、 Synposys SVS 等）?，F(xiàn)在設(shè)計(jì)的電路要求 電路應(yīng)在整點(diǎn)前 10 秒鐘內(nèi)開始整點(diǎn)報(bào)時(shí)，即當(dāng)時(shí)間在 59 分 50 秒到 59 分 59 秒期間時(shí)，報(bào)時(shí)電路報(bào)時(shí)控制信號(hào) 每隔 1秒鐘鳴叫一次，每次持續(xù)時(shí)間為 1秒，共響 5 次，前 4 次為低音 500Hz，最后一聲為高音 1000Hz。我們選用的計(jì)數(shù)器全部是二 十進(jìn)制集成片，“秒”、“分”、“時(shí)”的個(gè)位和十位的狀態(tài)分別由集成片中的四個(gè)觸發(fā)器的輸出狀態(tài)來反映的。本設(shè)計(jì)所選用的是半導(dǎo)體數(shù)碼管，是用發(fā)光二極管（簡稱 LED）組成的字形來顯示數(shù)字，七個(gè)條形發(fā)光二極管排列成七段組合字形，便構(gòu)成了半導(dǎo)體數(shù)碼管 。為了保證電路能可靠地工作，在“秒”、“分”、“時(shí)”計(jì)數(shù)器反饋復(fù)位支路中，加了一個(gè) RS觸發(fā)器 。因?yàn)橐黄?CC4518 內(nèi)含有兩個(gè)十進(jìn) 制計(jì)數(shù)器，因此用一片 CC4518 就可以構(gòu)成六十進(jìn)制或二十四進(jìn)制計(jì)數(shù)器了。本設(shè)計(jì)中采用 CD4060來構(gòu)成分頻電路。時(shí)間以 12小時(shí)為一個(gè)周期。我們使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。早期的硬件描述語言，如 ABEL、 HDL、 AHDL，由不同的 EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。 7．利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。這些優(yōu)點(diǎn)使得 FPGA 技術(shù)在 20 世紀(jì) 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA 軟件和硬件描述語言 HDL 的進(jìn)步。 自頂向下的設(shè)計(jì)（即 TOP_DOWN 設(shè)計(jì)）是從系統(tǒng)級(jí)開始，把系統(tǒng)劃分為基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接用 EDA 元件庫中的元件來實(shí)現(xiàn)為止。下面介紹與 EDA基本特征有關(guān)的幾個(gè)概念。 21 數(shù)字鐘的組成框圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 3 頁 共 42 頁 數(shù)字鐘的基本工作原理 石英晶體振蕩器 產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。 軟件電路設(shè)計(jì) 主要說明了各功能模塊的 Verilog 實(shí)現(xiàn)，并給出了關(guān)鍵的功能模塊的代碼。 本次設(shè)計(jì) 利 用 VHDL 硬件描述語言 結(jié)合可編程邏輯器件進(jìn)行 的 ， 并通過數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。所以，要制作一個(gè)定時(shí)系統(tǒng)。 本 科 畢 業(yè) 設(shè) 計(jì) 第 1 頁 共 42 頁 1 引言 1． 1 數(shù)字電子鐘的發(fā)展與應(yīng)用 20 世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品 幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。手表當(dāng)然是一個(gè)好的選擇，但是，隨著接受皮試的人數(shù)增加，到底是哪個(gè)人的皮試到時(shí)間卻難以判斷。數(shù)字鐘是數(shù)字電路中計(jì)數(shù) (分頻 )、譯碼、顯示及時(shí)鐘脈沖振蕩器等組合邏輯電路、時(shí)序邏輯電路和脈沖產(chǎn)生電路的綜合應(yīng)用。在硬件電路設(shè)計(jì)部分，主要說明了 數(shù)字鐘 的原理圖、各個(gè)功能模塊的硬件實(shí)現(xiàn)方法。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強(qiáng)數(shù)字鐘的功能。 3 系統(tǒng) 硬件設(shè)計(jì) EDA技術(shù) EDA 技術(shù) EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用 現(xiàn)場可編程門陣列 （ FPGA） 實(shí)現(xiàn)，然后采用硬件描述語言 (HDL)完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。圖31（ 1）為自頂向下 (TOPDOWN)的示意圖，以設(shè)計(jì)樹的形式繪出。使用 FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。 2．輸入 VHDL 代碼，這是設(shè)計(jì)中最為普遍的輸入方式。一般的設(shè)計(jì)，也可略去這一步驟。而且 VHDL 語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。 3． 2 電路總體設(shè)計(jì) 數(shù)字鐘 實(shí)際上是一個(gè)對標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。報(bào)時(shí)電路可選 74HC30來構(gòu)成。例如，將 32767Hz的振蕩信號(hào)分頻為 1Hz的分頻倍數(shù)為 32767（ 152 ），即實(shí)現(xiàn)該分頻功能的計(jì)數(shù)器相當(dāng)于 15極二進(jìn)制計(jì)數(shù)器。六十進(jìn)制計(jì)數(shù)器和二十四進(jìn)制計(jì)數(shù)器均可由雙 BCD加法器 CC4518 組成。在 圖 32（ 3） 中，將 2Q3 和 2Q2 相與后接至 CR端，構(gòu)成了六十進(jìn)制計(jì)數(shù)器，在圖 32（ 4） 中，將 2Q2和 1Q3 相與后接至 CR 端構(gòu)成了二十四進(jìn)制計(jì)數(shù)器。在譯碼顯示電路輸出的驅(qū)動(dòng)下，顯示出清晰、直觀的數(shù)字 信 號(hào)。這就需要將計(jì) 數(shù)器的狀態(tài)進(jìn)行譯碼并將其顯示出來。 整點(diǎn)報(bào)時(shí)電路 數(shù)字鐘整點(diǎn)報(bào)時(shí)是最基本的功能之一。 CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。 QuartusⅡ 既可以工作于“ PC+Microsoft Windows 操作系統(tǒng)”或“ PC+Red Hat Linux 操作系統(tǒng)”上，又可以在多種工作站上 運(yùn)行。 QuartusⅡ 的 Nativelink 特性使其與其 他符合工業(yè)標(biāo)準(zhǔn)的 EDA 工具之間的聯(lián)系更加緊密，用戶可以直接在QuartusⅡ 開發(fā)環(huán)境中調(diào)用其他的 EDA 工具來完成設(shè)計(jì)輸入、綜合、仿真和定時(shí)分析等工作。 VHDL 語言 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 本 科 畢 業(yè) 設(shè) 計(jì) 第 16 頁 共 42 頁 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。 VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計(jì)的工作量 , 縮短開發(fā)周期。其譯碼器 VHDL源程序如下 ： library ieee。 顯示 0 1001111 when 0001。 顯示 8 0000100 when 1001。 接通電源逐步調(diào)整 如果出現(xiàn)錯(cuò)誤，可先檢查各芯片的電源線是否接上，并保證有正常的工作電壓。觀察在 CP作用下（ CP為1Hz 可直接由實(shí)驗(yàn)箱連續(xù)脈沖輸出端提供）輸出端發(fā)光二極管 的狀態(tài)變化情況，驗(yàn)證是否為六十進(jìn)制計(jì)數(shù)器。有時(shí)候畫的線和其他線重合時(shí)會(huì)看不到，有時(shí)明明連得是這個(gè)端點(diǎn)，一移動(dòng)卻連到另外的端點(diǎn)上了，再加上電路很大，顯示器的界面寬度又有限，所以做起來有點(diǎn)麻煩，一旦弄不好就要重新來過，這個(gè)時(shí)候就要求我們要有足夠的耐心了。但是其中的某個(gè)元器件卻很難買到，或者價(jià)格很高。所以說，坐而言不如立而行，對于這些電路還是應(yīng)該自己動(dòng)手實(shí)際操作才會(huì)有深刻理解。 use 。 begin process(clk,rst) variable t:integer range 0 to counter_len。 else t:=t+1。 end process。 qout:out std_logic)。event and clk=39。139。 use 。 signal tem2:std_logic_vector(3 downto 0)。139。 qout2=tem2。 entity fen24 is port(clk:in std_logic。 begin process(clk,rst) begin if(rst=39。 else carry=39。 end if。 use 。 qin5:in std_logic_vector(3 downto 0)。)then t:=0。 when 1=qout=qin2。 when 5=qout=1111。 end case。 entity decode47 is port(qin:in std_logic_vector(3 downto 0)。 顯示 4 qout=0100100 when 0101。 use 。 rst:in std_logic。 rst:in std_logic。 qout2:out std_logic_vector(3 downto 0)。 分鐘低位輸入 qin4:in std_logic_vector(3 downto 0)。 輸出 LED 七段譯碼 end ponent。 u5:fen24 port map(c4=clk,rst=rst,qout1=q5(3 downto 0),qout2=q6(3 downto 0),carry=carr