【正文】 u5:fen24 port map(c4=clk,rst=rst,qout1=q5(3 downto 0),qout2=q6(3 downto 0),carry=carry)。 分鐘低位輸入 qin4:in std_logic_vector(3 downto 0)。 rst:in std_logic。 use 。 entity decode47 is port(qin:in std_logic_vector(3 downto 0)。 when 5=qout=1111。)then t:=0。 use 。 else carry=39。 entity fen24 is port(clk:in std_logic。139。 use 。event and clk=39。 end process。 begin process(clk,rst) variable t:integer range 0 to counter_len。所以說，坐而言不如立而行，對于這些電路還是應(yīng)該自己動手實(shí)際操作才會有深刻理解。有時候畫的線和其他線重合時會看不到，有時明明連得是這個端點(diǎn)，一移動卻連到另外的端點(diǎn)上了，再加上電路很大，顯示器的界面寬度又有限，所以做起來有點(diǎn)麻煩，一旦弄不好就要重新來過，這個時候就要求我們要有足夠的耐心了。 接通電源逐步調(diào)整 如果出現(xiàn)錯誤，可先檢查各芯片的電源線是否接上，并保證有正常的工作電壓。 顯示 0 1001111 when 0001。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 , 從而減小硬件電路設(shè)計(jì)的工作量 , 縮短開發(fā)周期。歸納起來 ,VHDL 語言主要具有以下優(yōu)點(diǎn)： (1) VHDL 語言功能強(qiáng)大 , 設(shè)計(jì)方式多樣 本 科 畢 業(yè) 設(shè) 計(jì) 第 16 頁 共 42 頁 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。 QuartusⅡ 的 Nativelink 特性使其與其 他符合工業(yè)標(biāo)準(zhǔn)的 EDA 工具之間的聯(lián)系更加緊密，用戶可以直接在QuartusⅡ 開發(fā)環(huán)境中調(diào)用其他的 EDA 工具來完成設(shè)計(jì)輸入、綜合、仿真和定時分析等工作。 CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。這就需要將計(jì) 數(shù)器的狀態(tài)進(jìn)行譯碼并將其顯示出來。在 圖 32（ 3） 中，將 2Q3 和 2Q2 相與后接至 CR端，構(gòu)成了六十進(jìn)制計(jì)數(shù)器，在圖 32（ 4） 中，將 2Q2和 1Q3 相與后接至 CR 端構(gòu)成了二十四進(jìn)制計(jì)數(shù)器。例如，將 32767Hz的振蕩信號分頻為 1Hz的分頻倍數(shù)為 32767（ 152 ），即實(shí)現(xiàn)該分頻功能的計(jì)數(shù)器相當(dāng)于 15極二進(jìn)制計(jì)數(shù)器。 3． 2 電路總體設(shè)計(jì) 數(shù)字鐘 實(shí)際上是一個對標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。一般的設(shè)計(jì)，也可略去這一步驟。使用 FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時間，減少 PCB 面積，提高系統(tǒng)的可靠性。 3 系統(tǒng) 硬件設(shè)計(jì) EDA技術(shù) EDA 技術(shù) EDA 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對整個系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用 現(xiàn)場可編程門陣列 （ FPGA） 實(shí)現(xiàn)，然后采用硬件描述語言 (HDL)完成系統(tǒng)行為級設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件，這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。在硬件電路設(shè)計(jì)部分，主要說明了 數(shù)字鐘 的原理圖、各個功能模塊的硬件實(shí)現(xiàn)方法。手表當(dāng)然是一個好的選擇，但是，隨著接受皮試的人數(shù)增加，到底是哪個人的皮試到時間卻難以判斷。所以，要制作一個定時系統(tǒng)。 軟件電路設(shè)計(jì) 主要說明了各功能模塊的 Verilog 實(shí)現(xiàn)，并給出了關(guān)鍵的功能模塊的代碼。下面介紹與 EDA基本特征有關(guān)的幾個概念。這些優(yōu)點(diǎn)使得 FPGA 技術(shù)在 20 世紀(jì) 90年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言 HDL 的進(jìn)步。 7．利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。我們使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。本設(shè)計(jì)中采用 CD4060來構(gòu)成分頻電路。為了保證電路能可靠地工作，在“秒”、“分”、“時”計(jì)數(shù)器反饋復(fù)位支路中，加了一個 RS觸發(fā)器 。我們選用的計(jì)數(shù)器全部是二 十進(jìn)制集成片，“秒”、“分”、“時”的個位和十位的狀態(tài)分別由集成片中的四個觸發(fā)器的輸出狀態(tài)來反映的。編程語言主要有 VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家 Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、Modelsim、 Synposys SVS 等）。 e) 支持硬件描述語言。同時 , 它還具有多層次的電路設(shè)計(jì)描述功能。 本 科 畢 業(yè) 設(shè) 計(jì) 第 17 頁 共 42 頁 功能模塊的 VHDL程序?qū)崿F(xiàn) 秒和分鐘計(jì)數(shù)器 秒、分 計(jì)數(shù)模塊都是 60進(jìn)制的加法計(jì)數(shù)器，時計(jì)數(shù)模塊是 24進(jìn)制計(jì)數(shù)器。 顯示 1 0010010 when 0010。按圖 32（ 9）電路在數(shù)字試驗(yàn) 箱上連線。 通過這次對數(shù)字鐘的設(shè)計(jì)，讓我受益 匪 淺。 本 科 畢 業(yè) 設(shè) 計(jì) 第 29 頁 共 42 頁 致 謝 本課題的選擇、試驗(yàn)設(shè)計(jì)和論文的撰寫等各個環(huán)節(jié)，都凝聚了責(zé)令導(dǎo)師的辛勤汗水和大量心血。 begin if(rst=39。 end fun。139。 entity fen60 is port(clk:in std_logic。 else tem2=tem2+1。 rst:in std_logic。039。 use 。 sel=11111110。 sel=11011111。 四位二進(jìn)制碼輸入 qout:out std_logic_vector(6 downto 0))。 use 。 qout1:out std_logic_vector(3 downto 0)。 分鐘高位輸入 qin5:in std_logic_vector(3 downto 0)。 u6:sel port map 本 科 畢 業(yè) 設(shè) 計(jì) 第 41 頁 共 42 頁 (c2=clk,rst=rst,q1=qin1,q2=qin2,q3=qin3,q4=qin4,q5=qin5,q6=qin6, qout=q7(3 downto 0),sel=sel)。 u4:fen60 port map(c3=clk,rst=rst,qout1=q3(3 downto 0),qout2=q4(3 downto 0),carry=c4)。 秒鐘高位輸入 qin3:in std_logic_vector(3 downto 0)。 ponent fen60 is port(clk:in std_logic。 library ieee。 use 。 sel=11101111。039。 use 。139。 use 。 carry=39。 use 。 elsif clk39。 end if。 architecture fun of fen1 is constant counter_len:integer:=39999999。這對我們來說也是一個遺憾 吧 。我學(xué)到了很多東西，最重要的是做好一件事的心態(tài)。插拔集成芯片時要用力均勻，避免芯 本 科 畢 業(yè) 設(shè) 計(jì) 第 27 頁 共 42 頁 片管腳在插拔過程中彎曲，折斷。 architecture fun of decode47 is begin with qin select qout=0000001 when 0000。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 VHDL 語言的特點(diǎn) ： VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。通過 EDIF 網(wǎng)表文件、參數(shù)畫模塊庫 (LPM)、 VHDL、 Verilog HDL等形式， QuartusⅡ 可以與 Cadence、 MentorGraphic、 OrCAD、 Synopsys、 Synplicity 本 科 畢 業(yè) 設(shè) 計(jì) 第 15 頁 共 42 頁 及 Viewlogic 等許多公司提供的多種 EDA 工具接口。 開 始 振蕩器分頻消抖Reset? 秒的 clk 分的 clk 時的 clk 100Hz 信號 24000 分 頻 1Hz 信號 40000000 分頻 六 選 一 控制電路 七段譯碼顯示 輸 出 圖 41 數(shù)字鐘流程圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 14 頁 共 42 頁 FPGA 開發(fā)編程原理 硬件設(shè)計(jì) 需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。 當(dāng)數(shù)字鐘的計(jì)數(shù)器在 CP 脈沖的作用下，按 60 秒為 1 分、 60 分為 1 小時， 24 小時為 1天的計(jì)數(shù)規(guī)律計(jì)數(shù)時，就應(yīng)將其狀態(tài)顯示成清晰地?cái)?shù)字符號。 在這兩個電路中，計(jì)數(shù)器的控制脈沖由 CP 端輸入， 1EN 接高電平；計(jì)數(shù)器的控制脈沖由 EN 端輸入，狀態(tài)如圖 32（ 5） 看出：當(dāng)計(jì)數(shù)器的狀態(tài)由 1001 向 0000 轉(zhuǎn)換時， 1Q4（ 2EN）正好是一個下降沿，高位的計(jì)數(shù)器開始計(jì)數(shù)。實(shí)現(xiàn)分頻器的電路是計(jì)數(shù)器電路，一般采用多級二進(jìn)制計(jì)數(shù)器來實(shí)現(xiàn)。 系統(tǒng)實(shí)現(xiàn) 本次實(shí)現(xiàn)系統(tǒng)的環(huán)境如下： 1) 硬件： Acer TraveIMate 2) 系統(tǒng)： WindowsXP 3) 軟件： Altera公司的 QUARTUSII 。 6．利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB 完成以后，利用 FPGA 的在線修改功能，隨時修改設(shè)計(jì)而不必改動硬件電路。譯碼顯示電路由七段譯碼器完成，顯示由 LED數(shù)碼管構(gòu)成。另外，本設(shè)計(jì)還說明了 EDA設(shè)計(jì)的基本方法、 Verilog HDL設(shè)計(jì)的流程和 EDA工具等。注射后，一般等待 5分鐘，一旦超時，所作的皮試試驗(yàn)就會無效。隨時提醒這些容易忘記時間的人。最 后，對本設(shè)計(jì)進(jìn)行了系統(tǒng)測試和結(jié)果分析 。 a)“自頂向下”的設(shè)計(jì)方法 “自頂向下”這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。 FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。 8．在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： (a)適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真 模型；（ c）器件編程文件。以 10進(jìn)制計(jì)數(shù)器 74HC390來實(shí)現(xiàn)時間計(jì)數(shù)單元的計(jì)數(shù)功能。CD4060在數(shù)字集成電路中可實(shí)現(xiàn)的分頻次 數(shù)最高，而且 CD4060還包含振蕩電路所需的非門，是用更為方便。 各功能模塊中用到的門電路可以采用 4011（四 2 輸入與非門）來實(shí)現(xiàn)，其外部引線排列見圖 32（ 6） 所示。每組（四個）輸出的計(jì)數(shù)狀態(tài)都按 BCD代碼以高低電平來表現(xiàn)。 編程工具 QuartusⅡ EDA 開發(fā)工具是指以計(jì)算機(jī)硬件和系統(tǒng)軟件為工作平臺，匯集了計(jì)算機(jī)圖學(xué)、拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以及人工智能等多種計(jì)算機(jī)應(yīng)用學(xué)科的最新成果而開發(fā)出來的用于電子系統(tǒng)自動化設(shè)計(jì)的應(yīng)用軟件。 QuartusⅡ 支持三種 HDL 輸入、包括被列入 IEEE 標(biāo)準(zhǔn)的 VHDL（ 1987 版和 1993 版）和 Verilog HDL（ 1995 版和 2020 版）以及 Altera 公司自己開發(fā)的 AHDL。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機(jī)電 路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語言所不能比擬的。與一般的標(biāo)準(zhǔn)計(jì)數(shù)器不同的是秒、分、時計(jì)數(shù)模塊中分別添加了調(diào)節(jié)秒、分和小時的功能，即當(dāng) clk 的上升沿到來時，分別調(diào)